JPS6040265B2 - 半導体素子の過電圧抑制回路 - Google Patents
半導体素子の過電圧抑制回路Info
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- JPS6040265B2 JPS6040265B2 JP54047173A JP4717379A JPS6040265B2 JP S6040265 B2 JPS6040265 B2 JP S6040265B2 JP 54047173 A JP54047173 A JP 54047173A JP 4717379 A JP4717379 A JP 4717379A JP S6040265 B2 JPS6040265 B2 JP S6040265B2
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- capacitor
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
- H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
- H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
- H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
- H02M7/5387—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration
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- Engineering & Computer Science (AREA)
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- Power Conversion In General (AREA)
- Inverter Devices (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
この発明は、複数の半導体素子で構成されるィンバータ
等の変換装置において、半導体素子のスイッチング時に
配線のインダクタンスにより発生する過電圧を抑制する
ための過電圧抑制回路に関するものである。
等の変換装置において、半導体素子のスイッチング時に
配線のインダクタンスにより発生する過電圧を抑制する
ための過電圧抑制回路に関するものである。
従来この種の半導体素子の過電圧を防止する回路として
、抵抗およびコンデンサ等からなるＲ−Ｃ回路が使用さ
れているが、この過電圧抑制回路としては、損失が少な
くかつ構成部品が少なく、小形でしかも低価格で製作で
きることが望まれる。
、抵抗およびコンデンサ等からなるＲ−Ｃ回路が使用さ
れているが、この過電圧抑制回路としては、損失が少な
くかつ構成部品が少なく、小形でしかも低価格で製作で
きることが望まれる。
第１図は、従来における代表的な半導体素子の過電圧抑
制回路を示すものであり、トランジスタＴ，，Ｔ２，Ｔ
３，Ｔ４とダイオードＤ，，Ｄ２，Ｄ３，Ｄ４とを夫々
可変直流電源Ｅｄにブリッジ接続したィンバータ回路に
おいて、各ダイオードＤ．〜Ｄ４と並列に、すなわち、
各トランジスタＴ，〜Ｔ４のェミッタ・コレクタ間に抵
抗ＲｓとコンデンサＣｓとからなるＲ−Ｃ直列回路（破
線で囲んだ部分）を並列接続したものである。
制回路を示すものであり、トランジスタＴ，，Ｔ２，Ｔ
３，Ｔ４とダイオードＤ，，Ｄ２，Ｄ３，Ｄ４とを夫々
可変直流電源Ｅｄにブリッジ接続したィンバータ回路に
おいて、各ダイオードＤ．〜Ｄ４と並列に、すなわち、
各トランジスタＴ，〜Ｔ４のェミッタ・コレクタ間に抵
抗ＲｓとコンデンサＣｓとからなるＲ−Ｃ直列回路（破
線で囲んだ部分）を並列接続したものである。
なお、第１図においては、トランジスタＴ，〜Ｌで構成
したィンバータを示したが、サイリスタまたはゲートタ
ーンオフサィリスタ等の半導体スイッチング素子を使用
した場合も同様であることは勿論である。またｌｄは仮
想的に示した電源回路の配線インダクタンスであり、Ｚ
は負荷を示すものである。しかるに、第１図に示すＲ−
Ｃ直列回路の動作は、第２図に示す通りである。
したィンバータを示したが、サイリスタまたはゲートタ
ーンオフサィリスタ等の半導体スイッチング素子を使用
した場合も同様であることは勿論である。またｌｄは仮
想的に示した電源回路の配線インダクタンスであり、Ｚ
は負荷を示すものである。しかるに、第１図に示すＲ−
Ｃ直列回路の動作は、第２図に示す通りである。
すなわち、時点ｔ，でトランジスタＴ，がＯＦＦ動作し
た場合、時点ｔ，〜しまで円滑な動作でトランジスタＴ
，の過電圧の抑制が行われる（第２図１）。また、時点
ｔ５からは、トランジスタＴ３がＯＦＦ動作する場合で
あるが、この場合にも前記トランジスタＴ，と同様の過
電圧抑制効果が得られる（第２図５）。なお、第２図１
において破線で示す波形はＲ−Ｃ直列回路を設けない場
合の電圧波形である。しかしながら、前記第１図に示す
回路においては、次のような欠点がある。
た場合、時点ｔ，〜しまで円滑な動作でトランジスタＴ
，の過電圧の抑制が行われる（第２図１）。また、時点
ｔ５からは、トランジスタＴ３がＯＦＦ動作する場合で
あるが、この場合にも前記トランジスタＴ，と同様の過
電圧抑制効果が得られる（第２図５）。なお、第２図１
において破線で示す波形はＲ−Ｃ直列回路を設けない場
合の電圧波形である。しかしながら、前記第１図に示す
回路においては、次のような欠点がある。
１ 各半導体素子（トランジスタ）毎にＲ−Ｃ回路が必
要となり、部品点数が多くなる。
要となり、部品点数が多くなる。
２ Ｒ−Ｃ回路のコンデンサ（例えばＣＳ，）は、第２
図３に示すように、半導体素子のスイッチング動作毎に
充放電を行うため、スイッチング周波数が高くなると直
列接続された抵抗（例えば電圧Ｒｓ，）の発生損失が非
常に大きくなること等により高価になる。
図３に示すように、半導体素子のスイッチング動作毎に
充放電を行うため、スイッチング周波数が高くなると直
列接続された抵抗（例えば電圧Ｒｓ，）の発生損失が非
常に大きくなること等により高価になる。
前述した欠点を除去するため、第３図に示すように、抵
抗ＲｓとコンデンサＣｓの直列回路に抵抗ＲＳと並列に
ダイオードＤＳを接続した直列アーム一括方式の放電阻
止形Ｒ−Ｃ−Ｄ回路（破線で囲んだ部分）を使用するこ
とが提案されている。
抗ＲｓとコンデンサＣｓの直列回路に抵抗ＲＳと並列に
ダイオードＤＳを接続した直列アーム一括方式の放電阻
止形Ｒ−Ｃ−Ｄ回路（破線で囲んだ部分）を使用するこ
とが提案されている。
この回路によれば、構成が簡単で小形化でき低価格とな
るが、電源回路の配線ィンダクタンスｌｄの他に各トラ
ンジスタＴ，〜Ｔ４間ィンダクタンス１，〜１６および
前記Ｒ−Ｃ−Ｄ回路のィンダクタンスＩＳ等が存在する
。このため、第３図に示す回路の動作は、第４図に示す
ように、時点ｔ，〜ｔ２期間中急激に変化する電流によ
り例えば、ィンダクタンスＩＳの両端にはコンデンサＣ
ｓの充露々流ｉ（ＣＳ）の変化に従ってＶ（ＩＳ）＝Ｉ
Ｓ‐ｄ三第２（第４図７）の電圧が発生し、トランジス
タＴ，がＯＦＦ動作する時点で過大な電圧（ｖｃＥｐ〉
ｖｃＥｍ）を発生する危険性がある（第４図１）。また
、ィンバータが４・容量機種の場合には、装置自体が小
形であり、前記１，〜１６もしくはｌｓも小さくできる
のでその影響は小さいが（第４図１の破線で示す波形と
なる）、大容量機種の場合はその影響が大きくなり（第
４図１の実線で示す波形となる）、本来の過電圧抑制効
果が相殺される可能性があり、好ましくない。そこで、
さらに前述した第３図に示す回路の特性上の欠点を除去
するため、第５図に示すようにィンバータを構成するト
ランジスタＴ，〜Ｔ４毎に前記放電阻止形Ｒ−Ｃ−Ｄ回
路（破線で囲んだ部分）を取付けて、各種ィンダクタン
スの影響を低減するよう構成したものも提案されている
が、この種の回路では回路部品が増加し、製造コストが
嵩む難点がある。
るが、電源回路の配線ィンダクタンスｌｄの他に各トラ
ンジスタＴ，〜Ｔ４間ィンダクタンス１，〜１６および
前記Ｒ−Ｃ−Ｄ回路のィンダクタンスＩＳ等が存在する
。このため、第３図に示す回路の動作は、第４図に示す
ように、時点ｔ，〜ｔ２期間中急激に変化する電流によ
り例えば、ィンダクタンスＩＳの両端にはコンデンサＣ
ｓの充露々流ｉ（ＣＳ）の変化に従ってＶ（ＩＳ）＝Ｉ
Ｓ‐ｄ三第２（第４図７）の電圧が発生し、トランジス
タＴ，がＯＦＦ動作する時点で過大な電圧（ｖｃＥｐ〉
ｖｃＥｍ）を発生する危険性がある（第４図１）。また
、ィンバータが４・容量機種の場合には、装置自体が小
形であり、前記１，〜１６もしくはｌｓも小さくできる
のでその影響は小さいが（第４図１の破線で示す波形と
なる）、大容量機種の場合はその影響が大きくなり（第
４図１の実線で示す波形となる）、本来の過電圧抑制効
果が相殺される可能性があり、好ましくない。そこで、
さらに前述した第３図に示す回路の特性上の欠点を除去
するため、第５図に示すようにィンバータを構成するト
ランジスタＴ，〜Ｔ４毎に前記放電阻止形Ｒ−Ｃ−Ｄ回
路（破線で囲んだ部分）を取付けて、各種ィンダクタン
スの影響を低減するよう構成したものも提案されている
が、この種の回路では回路部品が増加し、製造コストが
嵩む難点がある。
上述した従来回路の欠点を全て克服すべく、発明者等は
種々検討を重ねた結果、一端が共通電源母線に接続され
かつ時間差をもってスイッチング動作を行う複数の半導
体素子アームで構成される電力変換装置において、共通
電源母線に接続された半導体素子アームを一括してコン
デンサおよび抵抗からなる回路に接続し、共通電源母線
に接続された各半導体素子の他端を夫々ダイオードを介
して前記回路のコンデンサと抵抗との接続点に直結する
ことにより、各半導体素子間の相互干渉を防止すると共
に構成部品の削減を図り、過電圧抑制回路の小形化と低
コスト化とを容易に達成できることを突き止めた。
種々検討を重ねた結果、一端が共通電源母線に接続され
かつ時間差をもってスイッチング動作を行う複数の半導
体素子アームで構成される電力変換装置において、共通
電源母線に接続された半導体素子アームを一括してコン
デンサおよび抵抗からなる回路に接続し、共通電源母線
に接続された各半導体素子の他端を夫々ダイオードを介
して前記回路のコンデンサと抵抗との接続点に直結する
ことにより、各半導体素子間の相互干渉を防止すると共
に構成部品の削減を図り、過電圧抑制回路の小形化と低
コスト化とを容易に達成できることを突き止めた。
従って、本発明の一般的な目的は、多数の半導体素子を
使用して構成される電力変換装置において、少ない構成
部品で各半導体素子の過電圧抑制を有効に図り、小形に
して低コストで製造することができる半導体素子の過電
圧抑制回路を提供するにある。
使用して構成される電力変換装置において、少ない構成
部品で各半導体素子の過電圧抑制を有効に図り、小形に
して低コストで製造することができる半導体素子の過電
圧抑制回路を提供するにある。
前記目的を達成するため、本発明においては一端を共通
電源母線に接続した複数の半導体素子で構成してなる電
力変換装置において、共通電源母線に接続された半導体
素子を一括して共通の充放電回路に接続し、前記各半導
体素子の他端を夫々ダイオードを介して対応する前記充
放電回路に接続することを特徴とする。
電源母線に接続した複数の半導体素子で構成してなる電
力変換装置において、共通電源母線に接続された半導体
素子を一括して共通の充放電回路に接続し、前記各半導
体素子の他端を夫々ダイオードを介して対応する前記充
放電回路に接続することを特徴とする。
前記の過電圧抑制回路において、充放電回路はコンデン
サと抵抗との直列回路で構成し、各半導体素子の池端を
夫々ダイオードを介して前記コンデンサと抵抗との接続
点に接続すれば好適である。
サと抵抗との直列回路で構成し、各半導体素子の池端を
夫々ダイオードを介して前記コンデンサと抵抗との接続
点に接続すれば好適である。
次に、本発明に係る半導体素子の過電圧抑制回路の実施
例につき添付図面を参照しながら以下詳細に説明する。
例につき添付図面を参照しながら以下詳細に説明する。
第６図は、本発明に係る過電圧抑制回路を組込んだトラ
ンジスタィンバータの一実施例を示すものであって、直
流電源ＥｄにトランジスタＴ，，Ｌ，Ｔ３，Ｔ４ダイオ
ードＤ，，Ｄ２，Ｄ３，Ｄ４を夫々ブリッジ接続してィ
ンバータを構成」、このィンバータの出力導線に負荷Ｚ
を接続したものである。本実施例においては、前記ィン
バータ回路において、一端すなわちコレクタ端子が共通
して一方の電源母線Ｐに接続されるトランジスタＴ，，
Ｔ２に対し、電源母線Ｐ一Ｎ間にコンデンサＣｓ・およ
び抵抗ＲＳ，を直列に接続し、前記トランジスタＴ，，
Ｔ２の池端、すなわちェミツタ端子を前記コンデンサＣ
Ｓ，と抵抗Ｒｓ，との接続点に夫々ダイオードＤＳ，，
ＤＳ２を介して接続する。同様にして、一端すなわちェ
ミッタ端子が共通して他方の電源母線Ｎに接続されるト
ランジスタＴ３，Ｔ４に対し、電源母線Ｎ−Ｐ間にコン
デンサＣＳ２および抵抗ＲＳ２を直列に接続し、前記ト
ランジスタＴ３，丸の他端、すなわちコレク夕端子を前
記コンデンサＣｓ２と抵抗Ｒｓ２との接続点に夫々ダイ
オードＤ錨， Ｄｓ４を介して接続する。次に、前記し
た本発明回路の動作につき、第７図を参照しながら説明
する。
ンジスタィンバータの一実施例を示すものであって、直
流電源ＥｄにトランジスタＴ，，Ｌ，Ｔ３，Ｔ４ダイオ
ードＤ，，Ｄ２，Ｄ３，Ｄ４を夫々ブリッジ接続してィ
ンバータを構成」、このィンバータの出力導線に負荷Ｚ
を接続したものである。本実施例においては、前記ィン
バータ回路において、一端すなわちコレクタ端子が共通
して一方の電源母線Ｐに接続されるトランジスタＴ，，
Ｔ２に対し、電源母線Ｐ一Ｎ間にコンデンサＣｓ・およ
び抵抗ＲＳ，を直列に接続し、前記トランジスタＴ，，
Ｔ２の池端、すなわちェミツタ端子を前記コンデンサＣ
Ｓ，と抵抗Ｒｓ，との接続点に夫々ダイオードＤＳ，，
ＤＳ２を介して接続する。同様にして、一端すなわちェ
ミッタ端子が共通して他方の電源母線Ｎに接続されるト
ランジスタＴ３，Ｔ４に対し、電源母線Ｎ−Ｐ間にコン
デンサＣＳ２および抵抗ＲＳ２を直列に接続し、前記ト
ランジスタＴ３，丸の他端、すなわちコレク夕端子を前
記コンデンサＣｓ２と抵抗Ｒｓ２との接続点に夫々ダイ
オードＤ錨， Ｄｓ４を介して接続する。次に、前記し
た本発明回路の動作につき、第７図を参照しながら説明
する。
なお、動作説明の便宜上、第５図に示す回路において、
電源母線の配線ィンダクタンスｌｄ、ブリッジ後続され
れたトランジスタＴ，，Ｔ２，Ｔ３，Ｔ４相互間の配線
インダクタンスー，〜１６および過電圧抑制回路（破線
で囲んだ部分）の配線ィンダクタンスｌｓ，，ｌｓ２を
夫々仮想的に図示する。いま、時点ｔ，までトランジス
タＴ，がＯＮ状態にあり、負荷電流ＩＬが第３図の矢印
方向に流出しているとすれば、時点ｔ，でトランジスタ
Ｔ，にＯＦＦ指令が与えられると、トランジスタＴ，の
コレクターェミッタ電圧ｖｃＥ（第７図１）はコンデン
サＣＳ，の端子電圧、すなわち電源電圧Ｅｄまで急激に
上昇する。
電源母線の配線ィンダクタンスｌｄ、ブリッジ後続され
れたトランジスタＴ，，Ｔ２，Ｔ３，Ｔ４相互間の配線
インダクタンスー，〜１６および過電圧抑制回路（破線
で囲んだ部分）の配線ィンダクタンスｌｓ，，ｌｓ２を
夫々仮想的に図示する。いま、時点ｔ，までトランジス
タＴ，がＯＮ状態にあり、負荷電流ＩＬが第３図の矢印
方向に流出しているとすれば、時点ｔ，でトランジスタ
Ｔ，にＯＦＦ指令が与えられると、トランジスタＴ，の
コレクターェミッタ電圧ｖｃＥ（第７図１）はコンデン
サＣＳ，の端子電圧、すなわち電源電圧Ｅｄまで急激に
上昇する。
時点ｔ，から時点ｔ２までの間、トランジスタＴ，のコ
レクタ電流ｉｃ（Ｔ，）は第７図２に示すように減少し
、その電流の減少と相反してコンデンサＣＳ，の電流は
電源Ｅｄ−電源配線ィンダクタンス】ｄ−コンデンサＣ
ｓ，ーダイオードＤｓ，ーダィオードＤ３−電源Ｅｄの
閉回路を介して増加し、時点上２でその転流が完了する
。従って、電源電流ｉ（ｌｄ）（第７図６）はその期間
変化しない。時点ｔ２よりコンデンサＣｓ，の充電々流
ｉ（ＣＳ，）が前記閉回路での振動周波数に従って緩や
かに減少し始める。一方、これと相反してダイオードＤ
３の電流ｉ（Ｄ３）（第７図４）は増加し始める。すな
わち、時点ｔ２で電源電流ｉ（ｌｄ）（第７図６）はコ
ンデンサＣＳ，の充電々流ｉ（Ｃｓ，）と全く同様に緩
やかな減少を開始する。この期間において、負荷電流Ｉ
Ｌは負荷ィンダクタンスにより殆んど変化しない。そこ
で、前記コンデンサＣＳ，の容量を適切な値に選定する
ことにより、電源電流ｉ（ｌｄ）は緩かに変化しかつト
ランジストＴ，のコレクターェミッタ電圧ｖｃ８も第７
図１に破線で示すように時点ｔ，より緩やかに変化する
。
レクタ電流ｉｃ（Ｔ，）は第７図２に示すように減少し
、その電流の減少と相反してコンデンサＣＳ，の電流は
電源Ｅｄ−電源配線ィンダクタンス】ｄ−コンデンサＣ
ｓ，ーダイオードＤｓ，ーダィオードＤ３−電源Ｅｄの
閉回路を介して増加し、時点上２でその転流が完了する
。従って、電源電流ｉ（ｌｄ）（第７図６）はその期間
変化しない。時点ｔ２よりコンデンサＣｓ，の充電々流
ｉ（ＣＳ，）が前記閉回路での振動周波数に従って緩や
かに減少し始める。一方、これと相反してダイオードＤ
３の電流ｉ（Ｄ３）（第７図４）は増加し始める。すな
わち、時点ｔ２で電源電流ｉ（ｌｄ）（第７図６）はコ
ンデンサＣＳ，の充電々流ｉ（Ｃｓ，）と全く同様に緩
やかな減少を開始する。この期間において、負荷電流Ｉ
Ｌは負荷ィンダクタンスにより殆んど変化しない。そこ
で、前記コンデンサＣＳ，の容量を適切な値に選定する
ことにより、電源電流ｉ（ｌｄ）は緩かに変化しかつト
ランジストＴ，のコレクターェミッタ電圧ｖｃ８も第７
図１に破線で示すように時点ｔ，より緩やかに変化する
。
そして、時点ｔ３でダイオードＤ３の電流ｉ（Ｄ３）（
第７図４）とコンデンサＣＳ２の充蚤々流ｉ（ＣＳ２）
（第７図３）の転流が完了する。すなわち電源配線ィン
ダクタンスｌｄの持っていたエネルギーのコンデンサＣ
ｓ，への移行が時点らで完了する。従って理想的には、
トランジスタＴ，のコレクターェミッタ電圧ｖｃ８（Ｔ
，）が第７図１の破線で示すように変化し、電圧ｖｃＥ
ｍがトランジスタＴ，に加わる最大電圧となる。前述し
たことから明らかなように、第６図に示す本発明の実施
例では、第５図に示す従来の回路と同機ダイオード（例
えばＤｓ．もしくはＤｓ２）を介して過電圧抑制用コン
デンサＣＳ，もししくはＣｓ２が各トランジスタＴ，〜
Ｔ４に直結されているため、例えばトランジスタＴ，が
ＯＦＦ状態の時、各トランジスタＴ，〜Ｔ４間の配線イ
ンダクタンス１，〜１６の影響は殆んど生じない。但し
、本発明回路においても、過電圧抑制回路の配線ィンダ
クタンスＩＳ，もしくはｌｓ２は完全に除去し得ないた
め、第７図１に示すように時点ら〜ｔ３期間中のみ、例
えばトランジスタＴ，のコレクタ・ヱミッタ電圧ｖｃＥ
（Ｔ，）に最悪の電圧ｖｃＢｐ＝〔Ｅｄ十ｉＳ・・型寿
ご〕が加わる。しかしながら、前記配線インダクタンス
ＩＳ，は、回路の構成に多少工夫を施すことにより、小
さくすることができ、第７図１に示す電圧関係をｖｃＥ
ｍ＞ｖｃＥｐとすることが容易に現実され、実用上何ら
の悪影響を及ぼさない。本発明によれば、一端が共通電
源母線に接続され、かつ時間差をもってスイッチング動
作を行う複数の半導体素子で構成される電力変換装置に
おいて、共通電源母線に接続された半導体素子を一括し
て過電圧抑制回路の共通化を図り、一方半導体素子の共
通されない池端を夫々ダイオードを介して前記過電圧抑
制回路に接続することにより、相互の干渉を防止すると
共に発生損失の少ない放電阻止形の過電圧抑制回路を構
成し、従来の回路と比べて部品点数の大幅な削減が可能
となり、全体構造の小形化と共に製造コストの低減を図
ることができる。また、本発明回路は、従釆の回路と比
べて単相出力の場合でも回路部品を約半減することがで
きると共に出力が多相に増加するに従って相対的に回路
部品の減少の効果は大となる。
第７図４）とコンデンサＣＳ２の充蚤々流ｉ（ＣＳ２）
（第７図３）の転流が完了する。すなわち電源配線ィン
ダクタンスｌｄの持っていたエネルギーのコンデンサＣ
ｓ，への移行が時点らで完了する。従って理想的には、
トランジスタＴ，のコレクターェミッタ電圧ｖｃ８（Ｔ
，）が第７図１の破線で示すように変化し、電圧ｖｃＥ
ｍがトランジスタＴ，に加わる最大電圧となる。前述し
たことから明らかなように、第６図に示す本発明の実施
例では、第５図に示す従来の回路と同機ダイオード（例
えばＤｓ．もしくはＤｓ２）を介して過電圧抑制用コン
デンサＣＳ，もししくはＣｓ２が各トランジスタＴ，〜
Ｔ４に直結されているため、例えばトランジスタＴ，が
ＯＦＦ状態の時、各トランジスタＴ，〜Ｔ４間の配線イ
ンダクタンス１，〜１６の影響は殆んど生じない。但し
、本発明回路においても、過電圧抑制回路の配線ィンダ
クタンスＩＳ，もしくはｌｓ２は完全に除去し得ないた
め、第７図１に示すように時点ら〜ｔ３期間中のみ、例
えばトランジスタＴ，のコレクタ・ヱミッタ電圧ｖｃＥ
（Ｔ，）に最悪の電圧ｖｃＢｐ＝〔Ｅｄ十ｉＳ・・型寿
ご〕が加わる。しかしながら、前記配線インダクタンス
ＩＳ，は、回路の構成に多少工夫を施すことにより、小
さくすることができ、第７図１に示す電圧関係をｖｃＥ
ｍ＞ｖｃＥｐとすることが容易に現実され、実用上何ら
の悪影響を及ぼさない。本発明によれば、一端が共通電
源母線に接続され、かつ時間差をもってスイッチング動
作を行う複数の半導体素子で構成される電力変換装置に
おいて、共通電源母線に接続された半導体素子を一括し
て過電圧抑制回路の共通化を図り、一方半導体素子の共
通されない池端を夫々ダイオードを介して前記過電圧抑
制回路に接続することにより、相互の干渉を防止すると
共に発生損失の少ない放電阻止形の過電圧抑制回路を構
成し、従来の回路と比べて部品点数の大幅な削減が可能
となり、全体構造の小形化と共に製造コストの低減を図
ることができる。また、本発明回路は、従釆の回路と比
べて単相出力の場合でも回路部品を約半減することがで
きると共に出力が多相に増加するに従って相対的に回路
部品の減少の効果は大となる。
以上、本発明の好適な実施例について説明したが、本発
明の精神を逸脱しない範囲内において種々の設計変更を
なし得ることは勿論である。
明の精神を逸脱しない範囲内において種々の設計変更を
なし得ることは勿論である。
第１図は従来のトランジスタィンバータにおける半導体
素子の過電圧抑制回路の一例を示す回路図、第２図は第
１図に示す回路の動作状態を示し、１はトランジスタＴ
，のコレクタ・ヱミツタ電圧、２はトランジスタＴ，の
コレクタ電流ｉｃ（Ｔ，）、３はコンデンサＣｓ，の充
放電々流ｉ（Ｃｓ，、４はダイオードＤ３の電流ｉ（Ｄ
３）および５はトランジスタＬのコレクタ・ヱミッタ電
圧ｖｃＥ（Ｔ３）の各波形図、第３図は従来のトランジ
スタィンバータにおける半導体素子の別の過電圧抑制回
路を示す回路図、第４図は第３図に示す回路の動作状態
を示し、１はトランジスタＴ，のコレクタ・ェミッタ電
圧、２はトランジスタＴ，のコレクタ電流ｉｃ（Ｔ，）
、３はコンデンサＣｓの充放電々流ｉ（Ｄｓ，Ｃｓ）、
４はダイオードＤ３の電流ｉ（Ｄ３）、５はトランジス
タＬのコレクタ・エミッタ電圧ｖｃＥ（Ｔ３）、６は電
源電流ｉ（ｌｄ）および７は電源配線ィンダクタンスｌ
ｄ回路の端子電圧ｖ（ｌｄ）の各波形図、第５図は従来
のトランジスタィンバー外こおける半導体素子のさらに
別の過電圧抑制回路を示す回路図、第６図は本発明に係
る半導体素子の過電圧抑制回路を組込んだトランジスタ
ィンバータの一実施例を示す回路図、第７図は第６図に
示す回路の動作状態を示し、１はトランジスタＴ，のコ
レクタ・エミツタ電圧ｖｃ８（Ｔ，）、２はトランジス
タＴ，のコレクタ電流ｉｃ（Ｔ，）、３はコンデンサＣ
Ｓ２の充放電々流ｉ（ＤＳ３，ＣＳ２）、４はダイオー
ドＤ３の電流ｉ（Ｄ３）、５はトランジスタＴ３のコレ
クタ・エミツタｖｃＥ（Ｔ３）、６は電源電流ｉ（ｌｄ
）および７は電源配線ィンダクタンスｌｄの端子電圧ｖ
（ｌｄ）の各波形図である。 Ｔ，〜Ｔ４…・・・トランジスタ、Ｄ，〜Ｄ４…・・・
ダイオード、Ｃｓ，，Ｃｓ２・”…コンデンサ、Ｒｓ，
，Ｒｓ２・”…放電抵抗、Ｄｓ，〜Ｄｓ４・・・・・・
ダイオード、Ｅｄ・・・・・・電源、Ｚ・・・・・・負
荷、ｌｄ・・・・・・電源配線ィンダクタンス、１，〜
１６．・・・・・配線インダクタンス、ｌｓｌ〜ｌｓ２
．．・・・・配線インダクタンス。 ＦＩＧ．Ｉ ＦＩＧ．２ ＦＩＧ．３ ＦＩＧ・ム ＦＩＧ．５ ＦＩＧ．６ ＦＩＧ．７
素子の過電圧抑制回路の一例を示す回路図、第２図は第
１図に示す回路の動作状態を示し、１はトランジスタＴ
，のコレクタ・ヱミツタ電圧、２はトランジスタＴ，の
コレクタ電流ｉｃ（Ｔ，）、３はコンデンサＣｓ，の充
放電々流ｉ（Ｃｓ，、４はダイオードＤ３の電流ｉ（Ｄ
３）および５はトランジスタＬのコレクタ・ヱミッタ電
圧ｖｃＥ（Ｔ３）の各波形図、第３図は従来のトランジ
スタィンバータにおける半導体素子の別の過電圧抑制回
路を示す回路図、第４図は第３図に示す回路の動作状態
を示し、１はトランジスタＴ，のコレクタ・ェミッタ電
圧、２はトランジスタＴ，のコレクタ電流ｉｃ（Ｔ，）
、３はコンデンサＣｓの充放電々流ｉ（Ｄｓ，Ｃｓ）、
４はダイオードＤ３の電流ｉ（Ｄ３）、５はトランジス
タＬのコレクタ・エミッタ電圧ｖｃＥ（Ｔ３）、６は電
源電流ｉ（ｌｄ）および７は電源配線ィンダクタンスｌ
ｄ回路の端子電圧ｖ（ｌｄ）の各波形図、第５図は従来
のトランジスタィンバー外こおける半導体素子のさらに
別の過電圧抑制回路を示す回路図、第６図は本発明に係
る半導体素子の過電圧抑制回路を組込んだトランジスタ
ィンバータの一実施例を示す回路図、第７図は第６図に
示す回路の動作状態を示し、１はトランジスタＴ，のコ
レクタ・エミツタ電圧ｖｃ８（Ｔ，）、２はトランジス
タＴ，のコレクタ電流ｉｃ（Ｔ，）、３はコンデンサＣ
Ｓ２の充放電々流ｉ（ＤＳ３，ＣＳ２）、４はダイオー
ドＤ３の電流ｉ（Ｄ３）、５はトランジスタＴ３のコレ
クタ・エミツタｖｃＥ（Ｔ３）、６は電源電流ｉ（ｌｄ
）および７は電源配線ィンダクタンスｌｄの端子電圧ｖ
（ｌｄ）の各波形図である。 Ｔ，〜Ｔ４…・・・トランジスタ、Ｄ，〜Ｄ４…・・・
ダイオード、Ｃｓ，，Ｃｓ２・”…コンデンサ、Ｒｓ，
，Ｒｓ２・”…放電抵抗、Ｄｓ，〜Ｄｓ４・・・・・・
ダイオード、Ｅｄ・・・・・・電源、Ｚ・・・・・・負
荷、ｌｄ・・・・・・電源配線ィンダクタンス、１，〜
１６．・・・・・配線インダクタンス、ｌｓｌ〜ｌｓ２
．．・・・・配線インダクタンス。 ＦＩＧ．Ｉ ＦＩＧ．２ ＦＩＧ．３ ＦＩＧ・ム ＦＩＧ．５ ＦＩＧ．６ ＦＩＧ．７
Claims (1)
- 【特許請求の範囲】 １ 一端を共通電源母線に接続した複数の半導体素子で
構成してなる電力変換装置において、共通電源母線に接
続された半導体素子を一括して共通の充放電回路に接続
し、前記各半導体素子の他端を夫々ダイオードを介して
対応する前記充放電回路に接続することを特徴とする半
導体素子の過電圧抑制回路。 ２ 特許請求の範囲第１項記載の過電圧抑制回路におい
て、充放電回路はコンデンサと抵抗との直列回路からな
り、各半導体素子の他端を夫々ダイオードを介して前記
コンデンサと抵抗との接続点に接続してなる半導体素子
の過電圧抑制回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54047173A JPS6040265B2 (ja) | 1979-04-19 | 1979-04-19 | 半導体素子の過電圧抑制回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54047173A JPS6040265B2 (ja) | 1979-04-19 | 1979-04-19 | 半導体素子の過電圧抑制回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55141967A JPS55141967A (en) | 1980-11-06 |
| JPS6040265B2 true JPS6040265B2 (ja) | 1985-09-10 |
Family
ID=12767667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54047173A Expired JPS6040265B2 (ja) | 1979-04-19 | 1979-04-19 | 半導体素子の過電圧抑制回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6040265B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59155889U (ja) * | 1983-03-31 | 1984-10-19 | 株式会社 三社電機製作所 | スイツチングレギユレ−タ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5388124A (en) * | 1977-01-13 | 1978-08-03 | Meidensha Electric Mfg Co Ltd | Protecting inverter with gate turn-off thyristor applied |
| DE2724741C3 (de) * | 1977-06-01 | 1980-02-21 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Schutzbeschaltung für jeweils ein Stromrichterventil |
-
1979
- 1979-04-19 JP JP54047173A patent/JPS6040265B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55141967A (en) | 1980-11-06 |
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