JPS6041103A - シ−ケンス制御装置 - Google Patents
シ−ケンス制御装置Info
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- JPS6041103A JPS6041103A JP14898783A JP14898783A JPS6041103A JP S6041103 A JPS6041103 A JP S6041103A JP 14898783 A JP14898783 A JP 14898783A JP 14898783 A JP14898783 A JP 14898783A JP S6041103 A JPS6041103 A JP S6041103A
- Authority
- JP
- Japan
- Prior art keywords
- sequence
- program
- sequence control
- display screen
- control program
- Prior art date
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- Pending
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/056—Programming the PLC
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、工場における生産設備の管理、電気、蒸気
等の用役設備の管理、物流システムの管理、その他各種
の分野において用いられるシーケンス制御装置に関する
。
等の用役設備の管理、物流システムの管理、その他各種
の分野において用いられるシーケンス制御装置に関する
。
シーケンス制御ｉｉは、ユーザがシーケンス制御プログ
ラムを自由に作成できるようになっておシ、工場の生産
設備の管理等の分野において広く用いられている。とこ
ろで、従来のシーケンス制御装置にあっては、ユーザが
シーケンス制御プログラムを装置へ入力する場合に、０
紙の上にリレーシーケンスあるいはロジックシーケンス
を作成する過程、■作成したシーケンスをシーケンス制
御装置に入力し得るステップ列（命令列）に変換する過
程、■上記ステップ列を、装置のパネル面に設けられた
スイッチ類を操作することにより装置に入力す石過程の
３過程が必要であシ、このため、プログラフの作成およ
び入力に多くの手間がかかシ、また、上記■および■の
過程があるところから、入力されたプログラムにミスが
生じやすいという問題があった。
ラムを自由に作成できるようになっておシ、工場の生産
設備の管理等の分野において広く用いられている。とこ
ろで、従来のシーケンス制御装置にあっては、ユーザが
シーケンス制御プログラムを装置へ入力する場合に、０
紙の上にリレーシーケンスあるいはロジックシーケンス
を作成する過程、■作成したシーケンスをシーケンス制
御装置に入力し得るステップ列（命令列）に変換する過
程、■上記ステップ列を、装置のパネル面に設けられた
スイッチ類を操作することにより装置に入力す石過程の
３過程が必要であシ、このため、プログラフの作成およ
び入力に多くの手間がかかシ、また、上記■および■の
過程があるところから、入力されたプログラムにミスが
生じやすいという問題があった。
そこでこの発明は、上記■および■の過程を行うことな
くシーケンス制御プログラムを装置に入力することがで
き、したがって、プログラムの作成および入力を極めて
簡単に行い得ると共に、プログラムのミスもほとんど生
じないシーケンス制御装置を提供するもので、ユーザが
シーケンス図を入力する入力手段と、前記シーケンス図
が表示される表示装置と、前記ユーザによって入力され
たシーケンス図の図形解析を行い、この解析結果に基づ
いてシーケンス制御プログラムを作成する手段とを設け
たことを特徴としている。
くシーケンス制御プログラムを装置に入力することがで
き、したがって、プログラムの作成および入力を極めて
簡単に行い得ると共に、プログラムのミスもほとんど生
じないシーケンス制御装置を提供するもので、ユーザが
シーケンス図を入力する入力手段と、前記シーケンス図
が表示される表示装置と、前記ユーザによって入力され
たシーケンス図の図形解析を行い、この解析結果に基づ
いてシーケンス制御プログラムを作成する手段とを設け
たことを特徴としている。
以下、図面を参照しこの発明の一実施例について説明す
る。第１図はこの発明によるシーケンス制御装置の構成
を示すブロック図である。この図において、符号１はシ
ーケンス制御プログラムを作成するための第１ユニツト
、符号２は上記第１ユニツトによって作成された制御プ
ログラムに基づいて被制御体を駆動制御する第２ユニツ
トであシ、これらの各ユニットは各々切離し可能に構成
されている。
る。第１図はこの発明によるシーケンス制御装置の構成
を示すブロック図である。この図において、符号１はシ
ーケンス制御プログラムを作成するための第１ユニツト
、符号２は上記第１ユニツトによって作成された制御プ
ログラムに基づいて被制御体を駆動制御する第２ユニツ
トであシ、これらの各ユニットは各々切離し可能に構成
されている。
第１ユニツト１において、３はＣＰＵ （中央処理装置
）、４はＣＰＵ ３において用いられるプログラムが記
憶されているＲＯＭ （リードオンリメモリ）、５はＲ
ＡＭ （ランダムアクセスメモリ）である。６はキーボ
ードであり、このキーボードによって文字、数字の他に
例えば第２図に示す各記号を入力することができる。７
はＦＤＤ （フロッピィディスクドライブ）であシ、こ
のＦＤＤ内のフロッピィディスクに、作成済のシーケン
ス制御プログラムが記憶される。８はＣＲＴ （ブラウ
ン管）表示装置である。
）、４はＣＰＵ ３において用いられるプログラムが記
憶されているＲＯＭ （リードオンリメモリ）、５はＲ
ＡＭ （ランダムアクセスメモリ）である。６はキーボ
ードであり、このキーボードによって文字、数字の他に
例えば第２図に示す各記号を入力することができる。７
はＦＤＤ （フロッピィディスクドライブ）であシ、こ
のＦＤＤ内のフロッピィディスクに、作成済のシーケン
ス制御プログラムが記憶される。８はＣＲＴ （ブラウ
ン管）表示装置である。
次に、第２ユニツト２において、１１ｔｉＣＰＵ。
１２はＲＯＭであシ、このＲＯＭ１２には、電源投入時
に装置各部をチェックするためのプログラム、デバッグ
のだめのプログラム、異常処理のためのプログラム、ユ
ニット１との間のデータ伝送のためのプログラムおよび
オペレーテイングシステス（Ｏ８）等が予め記憶されて
いる。１３はバツテリイバンクアップがされたＲＡＭ
であり、このＲＡＭ１３にＦＤＤ ７内のシーケンス制
御プログラムが転送される。また、このＲＡＭ１３はデ
ータ処理のための記憶エリアとしても用いられる。１４
はフォトカプラを有して構成される入力回路であシ、被
制御体から入力端子工□〜エユヘ供給される信号をパス
ライン１５へ出力する。
に装置各部をチェックするためのプログラム、デバッグ
のだめのプログラム、異常処理のためのプログラム、ユ
ニット１との間のデータ伝送のためのプログラムおよび
オペレーテイングシステス（Ｏ８）等が予め記憶されて
いる。１３はバツテリイバンクアップがされたＲＡＭ
であり、このＲＡＭ１３にＦＤＤ ７内のシーケンス制
御プログラムが転送される。また、このＲＡＭ１３はデ
ータ処理のための記憶エリアとしても用いられる。１４
はフォトカプラを有して構成される入力回路であシ、被
制御体から入力端子工□〜エユヘ供給される信号をパス
ライン１５へ出力する。
１６はプログラムモードを設定する設定スイッチおよび
この設定スイッチの出力をコード化してパスライン１５
へ出力する回路からなるプログラムモード設定回路であ
る。１７はインターロック回路であシ、何らかの異常が
発生した場合にＣＰＵ１１から出力される異常信号を検
知し、電源を断とするための制御信号を出力する。１８
はシリアルデータ伝送のためのＡＣＩＡ（アシンクロナ
スコミュニケーションインターフェイスアダプタ）、１
９はパラレルデータ伝送のためのＰＩＡ （パラレルイ
ンターフェイスアダプタ）である。２０は出力回路であ
、ｌ＋、ＣＰＵｔｘからパスライン１５を介して供給さ
れるデータをデコードするデコーダと、このデコーダの
出力によって駆動されるリレーまたはトランジスタ（オ
ープンコレクタ）を有して構成され、リレー接点または
トランジスタのコレクタ端子が出力端子Ｑ１〜Ｑｒｒｌ
に接続されている。そして、これらの出力端子Ｑ１〜
Ｑｎｎが各々被制御体の各部に接続される。
この設定スイッチの出力をコード化してパスライン１５
へ出力する回路からなるプログラムモード設定回路であ
る。１７はインターロック回路であシ、何らかの異常が
発生した場合にＣＰＵ１１から出力される異常信号を検
知し、電源を断とするための制御信号を出力する。１８
はシリアルデータ伝送のためのＡＣＩＡ（アシンクロナ
スコミュニケーションインターフェイスアダプタ）、１
９はパラレルデータ伝送のためのＰＩＡ （パラレルイ
ンターフェイスアダプタ）である。２０は出力回路であ
、ｌ＋、ＣＰＵｔｘからパスライン１５を介して供給さ
れるデータをデコードするデコーダと、このデコーダの
出力によって駆動されるリレーまたはトランジスタ（オ
ープンコレクタ）を有して構成され、リレー接点または
トランジスタのコレクタ端子が出力端子Ｑ１〜Ｑｒｒｌ
に接続されている。そして、これらの出力端子Ｑ１〜
Ｑｎｎが各々被制御体の各部に接続される。
以上の構成において、ＣＰＵＩＩはＲＡＭ １３内に格
納されたシーケンス制御プログラムをＲＯＭ１２内のＯ
８の管理の下に繰返し実行する。この実行過程において
、制御データが順次出力回路２０へ出力され、これによ
り、被制御体が駆動制御される。
納されたシーケンス制御プログラムをＲＯＭ１２内のＯ
８の管理の下に繰返し実行する。この実行過程において
、制御データが順次出力回路２０へ出力され、これによ
り、被制御体が駆動制御される。
なお、上述した第２ユニツト２は、使用時において第１
ユニツト１と切離して使用される。この場合、羅独で使
用してもよく、あるいは、第３図に示すように１個の中
央コンピュータＣＣに複数のユニット２．２・・・を接
続し、各ユニット２．２・・・を中央コンピュータＣＣ
の管理の下に動作させてもよい。また、中央コンピュー
タＣＣとして第１図に示す第１ユニツト１を用いること
も勿論可能である。
ユニツト１と切離して使用される。この場合、羅独で使
用してもよく、あるいは、第３図に示すように１個の中
央コンピュータＣＣに複数のユニット２．２・・・を接
続し、各ユニット２．２・・・を中央コンピュータＣＣ
の管理の下に動作させてもよい。また、中央コンピュー
タＣＣとして第１図に示す第１ユニツト１を用いること
も勿論可能である。
次に、第１ユニツト１によってシーケンス制御プログラ
ムを作成する過程を説明する。
ムを作成する過程を説明する。
まず、作成者（ユーザ）はキーボード６を操作し７て、
ＣＲＴ 表示装置８の表示画面のカーソルを動かしな
がら第２図に示す各記号および文字を順次入力し、これ
によシ、例えば第４図に示すようなりレージ−ケンスを
表示画面上に作成する。ここで、第４図における記号Ａ
は、リレーのＡ接点、記号Ｂは、リレーのＢ接点、記号
Ｃは「出力記号」である。また、［１１０Ｊ、「１１５
」は外部リレー（被制御体内のリレー）の接点番号であ
り、この番号はその接点が接続される入力端子工、〜工
□の端子番号に基づいて決定される。また、ｌ’−Ｍｌ
ｌ、１ｒＭ１２Ｊ 、ｒＭＯ８Ｊは内部リレーの接点番
号である。内部リレーとは仮想上のリレーであり、実際
には第２ユニツト２のＲＡＭ１ａ内の所定エリアが内部
リレー領域として用いられる。ｒ３１Ｊ。
ＣＲＴ 表示装置８の表示画面のカーソルを動かしな
がら第２図に示す各記号および文字を順次入力し、これ
によシ、例えば第４図に示すようなりレージ−ケンスを
表示画面上に作成する。ここで、第４図における記号Ａ
は、リレーのＡ接点、記号Ｂは、リレーのＢ接点、記号
Ｃは「出力記号」である。また、［１１０Ｊ、「１１５
」は外部リレー（被制御体内のリレー）の接点番号であ
り、この番号はその接点が接続される入力端子工、〜工
□の端子番号に基づいて決定される。また、ｌ’−Ｍｌ
ｌ、１ｒＭ１２Ｊ 、ｒＭＯ８Ｊは内部リレーの接点番
号である。内部リレーとは仮想上のリレーであり、実際
には第２ユニツト２のＲＡＭ１ａ内の所定エリアが内部
リレー領域として用いられる。ｒ３１Ｊ。
１’−３０６Ｊは出力記号の番号であり、この番号は内
部リレーの番号あるいは出力端子Ｑ０〜Ｑｒｎの端子番
号に対応している。
部リレーの番号あるいは出力端子Ｑ０〜Ｑｒｎの端子番
号に対応している。
また、作成者が表示画面上に第４図に示すリレーシーケ
ンスを作成すると、ＲＡｔＶ！Ｉ ５内の予め定められ
たディスプレイ領域５ａ（第５図参照）内に、表示画面
上の各記号および文字がコードによって、表示画面の表
示に対応して記憶される。
ンスを作成すると、ＲＡｔＶ！Ｉ ５内の予め定められ
たディスプレイ領域５ａ（第５図参照）内に、表示画面
上の各記号および文字がコードによって、表示画面の表
示に対応して記憶される。
なお、上述した表示画面上におけるシーケンスの作成は
、作成者が任意の場所から任意の順序で行うことができ
、また、表示させた記号を消去して別の記号に変えるこ
ともできる。すなわち、従来紙の上で作成したシーケン
スを表示画面上に直接作成することができる。
、作成者が任意の場所から任意の順序で行うことができ
、また、表示させた記号を消去して別の記号に変えるこ
ともできる。すなわち、従来紙の上で作成したシーケン
スを表示画面上に直接作成することができる。
次に、作成者は表示画面上に全シーケンスを作成した時
点で、キーボード６によりプログラム作成指令を入力す
る。ＣＰＵ ３はこの指令を受け、ＲＯＭ ４内のプロ
グラムに基づき、シーケンス制御プログラムを作成する
。
点で、キーボード６によりプログラム作成指令を入力す
る。ＣＰＵ ３はこの指令を受け、ＲＯＭ ４内のプロ
グラムに基づき、シーケンス制御プログラムを作成する
。
以下、この作成過程を詳述する。
まず、ＣＰＵ３はＲＡＭ ５のディスプレイ領域５ａ（
第５図）内の各エリアの内容を左上から順次チェックす
る。第５図の例においてはまず、エリアＥ０ 内に「縦
ライン」が検出されると、ＣＰＵ３は、次にエリアＥ□
の下のエリアＥ２ の内容をチェックする。この場合、
「右分岐」が検出される。ここで、ＣＰＵ ３は、ＲＡ
Ｍ Ｓ内に予め設定されている検索テーブル５ｂ（第６
図）の第■スロット内に、前回のチェックによって検出
した記号（縦ライン）、今回のチェックによって検出し
た記号（右分岐）およびチェック方向「下」を各々コー
ドによって書込む。次［ＣＰＵ ３は、エリアＥ２の内
容が「右分岐」であったところから、エリアＥ２の右の
エリアＥ３の内容をチェックする。この場合、Ａ接点１
１０が検出される。ここで、ＣＰＵ ３は検索テーブル
５ｂの第■スロットに前回のチェック結果「右分岐」、
今回のチェック結果「Ａ接点」、チェック方向「右」お
よびＡ接点の番号「１１０」を各々書込む。次にＣＰＵ
３は、エリアＥ３ の右のエリアＥ４ をチェックし
、上述した場合と同様にしてテーブル５ｂの第■スロッ
トの書込みを行う。次にＣＰＵ ３は、エリアＥ４ の
内容が「下分岐」であったところから、エリアＥ４ の
下のエリアＥ５ の内容をチェックし、テーブル５ｂの
第■スロットの書込みを行う。次にＣＰＵ ３は、エリ
アＥ５ の内容が「右折」であることから、以後右方向
チェックを行い、また、テーブル５ｂの書込みを行う。
第５図）内の各エリアの内容を左上から順次チェックす
る。第５図の例においてはまず、エリアＥ０ 内に「縦
ライン」が検出されると、ＣＰＵ３は、次にエリアＥ□
の下のエリアＥ２ の内容をチェックする。この場合、
「右分岐」が検出される。ここで、ＣＰＵ ３は、ＲＡ
Ｍ Ｓ内に予め設定されている検索テーブル５ｂ（第６
図）の第■スロット内に、前回のチェックによって検出
した記号（縦ライン）、今回のチェックによって検出し
た記号（右分岐）およびチェック方向「下」を各々コー
ドによって書込む。次［ＣＰＵ ３は、エリアＥ２の内
容が「右分岐」であったところから、エリアＥ２の右の
エリアＥ３の内容をチェックする。この場合、Ａ接点１
１０が検出される。ここで、ＣＰＵ ３は検索テーブル
５ｂの第■スロットに前回のチェック結果「右分岐」、
今回のチェック結果「Ａ接点」、チェック方向「右」お
よびＡ接点の番号「１１０」を各々書込む。次にＣＰＵ
３は、エリアＥ３ の右のエリアＥ４ をチェックし
、上述した場合と同様にしてテーブル５ｂの第■スロッ
トの書込みを行う。次にＣＰＵ ３は、エリアＥ４ の
内容が「下分岐」であったところから、エリアＥ４ の
下のエリアＥ５ の内容をチェックし、テーブル５ｂの
第■スロットの書込みを行う。次にＣＰＵ ３は、エリ
アＥ５ の内容が「右折」であることから、以後右方向
チェックを行い、また、テーブル５ｂの書込みを行う。
ただし、このチェックは最終的に第４図に示す電源ライ
ンＧ２ に到達した場合のみ有効とするチェック（仮チ
ェック）であり、第６図の■′ 、■′に示すように、
チェック方向として「右ａ」が書込まれる。そして、こ
の例の場合、電源ラインＧ２ には到達せず、した、か
って、■′ 、■′はいずれも消去される。次にＣＰＵ
３は、再びエリアＥ４ に戻シ、このエリアＥ４ か
ら右方向へのチェックを行う（第６図の第■スａット、
第■スａット参照）。そして、エリアＥ、のチェックに
よシ「下分岐」が検出されると、次に下方向へのチェッ
クを行う（第のスロット）。次に、エリアＥ７ のチェ
ックにより「左折」が検出されると、以後、左方向への
仮チェックが行われ（■′ 、■′参照）、行き止まり
（エリアＥ５ の内容）が検出された場合に、仮チェッ
クの内容をテーブル５ｂから消去し、以後そのエリアＥ
５から右方向チェックを行う（第■、■スロット）。し
かして、上述した過程によって書込まれたテーブル５ｂ
の第■〜第■スロットの内容は、Ａ接点ＭｌｌおよびＭ
１２がオア回路（並列回路）を構成していることを示し
ている。そこでＣＰＵ ３は、ＲＡＭ Ｓ内に予め設定
されているオアテーブル５ｃ（第７図）内にスロット名
■、■および接点番号を書込む。次にＣＰＵ ３は、再
びエリアＥ、へ戻シ、このエリアＥ、から右方向へのチ
ェックを行う（第［株］、■スロット）。このようにし
て、作成者が表示画面上に作成したシーケンスに対応す
る検索テーブル５ｂが作成される。
ンＧ２ に到達した場合のみ有効とするチェック（仮チ
ェック）であり、第６図の■′ 、■′に示すように、
チェック方向として「右ａ」が書込まれる。そして、こ
の例の場合、電源ラインＧ２ には到達せず、した、か
って、■′ 、■′はいずれも消去される。次にＣＰＵ
３は、再びエリアＥ４ に戻シ、このエリアＥ４ か
ら右方向へのチェックを行う（第６図の第■スａット、
第■スａット参照）。そして、エリアＥ、のチェックに
よシ「下分岐」が検出されると、次に下方向へのチェッ
クを行う（第のスロット）。次に、エリアＥ７ のチェ
ックにより「左折」が検出されると、以後、左方向への
仮チェックが行われ（■′ 、■′参照）、行き止まり
（エリアＥ５ の内容）が検出された場合に、仮チェッ
クの内容をテーブル５ｂから消去し、以後そのエリアＥ
５から右方向チェックを行う（第■、■スロット）。し
かして、上述した過程によって書込まれたテーブル５ｂ
の第■〜第■スロットの内容は、Ａ接点ＭｌｌおよびＭ
１２がオア回路（並列回路）を構成していることを示し
ている。そこでＣＰＵ ３は、ＲＡＭ Ｓ内に予め設定
されているオアテーブル５ｃ（第７図）内にスロット名
■、■および接点番号を書込む。次にＣＰＵ ３は、再
びエリアＥ、へ戻シ、このエリアＥ、から右方向へのチ
ェックを行う（第［株］、■スロット）。このようにし
て、作成者が表示画面上に作成したシーケンスに対応す
る検索テーブル５ｂが作成される。
次に、ＣＰＵ ３は作成した検索テーブル５ｂの内容に
基づいてシーケンス制御プログラムをＲＡＭ５内に作成
する。すなわち、ＣＰＵ ３は、まず第■スロットの内
容に基づいてリレー接点１１０が電源ラインＧ、（第４
図参照）に接続されていることを検知し、次に、第■ス
ロットの内容およびオアテーブル５ｃの内容に基づいて
、リレー接点１１０と、リレー接点Ｍｌｌ、Ｍ１２のオ
ア回路とが直列（アンド）接続されていることを検知し
。
基づいてシーケンス制御プログラムをＲＡＭ５内に作成
する。すなわち、ＣＰＵ ３は、まず第■スロットの内
容に基づいてリレー接点１１０が電源ラインＧ、（第４
図参照）に接続されていることを検知し、次に、第■ス
ロットの内容およびオアテーブル５ｃの内容に基づいて
、リレー接点１１０と、リレー接点Ｍｌｌ、Ｍ１２のオ
ア回路とが直列（アンド）接続されていることを検知し
。
次に、オアテーブル５ｃの内容および第Ｏスロットの内
容に基づいて、リレー接点Ｍｌｌ、Ｍ１２のオア回路と
、出力記号３１３とが接続されていることを検知し１次
に、第ｏ Ｘｃｉットの内容に基づいて、出力記号の他
嬬が電源ラインＧ２ に接続されていることを検知する
。
容に基づいて、リレー接点Ｍｌｌ、Ｍ１２のオア回路と
、出力記号３１３とが接続されていることを検知し１次
に、第ｏ Ｘｃｉットの内容に基づいて、出力記号の他
嬬が電源ラインＧ２ に接続されていることを検知する
。
次に、ＣＰＵ ａは上述した検知結果に基づいてシーケ
ンス制御プログラムをＲＡＭ Ｓ内に作成する。上述し
た例の場合は次の様なプログラムが作成される。
ンス制御プログラムをＲＡＭ Ｓ内に作成する。上述し
た例の場合は次の様なプログラムが作成される。
Ｌ １１０： 指定されたリレーの内容をＣＰＵａ内の
Ａレジスタに格納する。
Ａレジスタに格納する。
ＬＳＭｌｌ：Ａレジスタの内容をＣＰＵ ａ内のＳレジ
スタへ転送し、指定された リレーの内容をＡレジスタへ格納 する。
スタへ転送し、指定された リレーの内容をＡレジスタへ格納 する。
ＯＭ１２． 指定されたリレーの内容とＡレジスタとの
論理和をＡレジスタへ格 納する− ＡＳ ： ＡレジスタとＳレジスタとの論理ｆｉｔ−Ａ
レジスタへ格納する。
論理和をＡレジスタへ格 納する− ＡＳ ： ＡレジスタとＳレジスタとの論理ｆｉｔ−Ａ
レジスタへ格納する。
８ ３１３： Ａレジスタの内容を指定されたリレーま
たは出力端子へ出力する。
たは出力端子へ出力する。
次に、ＣＰＵ３はＲＡＭ ５内に作成したシーケンス制
御プログラムをＦＤＤ 内のフロッピィディスクに格納
する。
御プログラムをＦＤＤ 内のフロッピィディスクに格納
する。
以上がシーケンス制御プログラムの作成過程である。な
お、この実施例においては、上述したりレージ−ケンス
のみならず、アンド回路、オア回路等によるロジックシ
ーケンスをＣＲＴ 表示装置８の表示画面上に作成する
ことができるようになっている。この場合、ＣＰＵ ３
ａ上述した場合と同様の過程によシ、表示画面上のロジ
ックシーケンスをシーケンス制御プログラムに変換する
。
お、この実施例においては、上述したりレージ−ケンス
のみならず、アンド回路、オア回路等によるロジックシ
ーケンスをＣＲＴ 表示装置８の表示画面上に作成する
ことができるようになっている。この場合、ＣＰＵ ３
ａ上述した場合と同様の過程によシ、表示画面上のロジ
ックシーケンスをシーケンス制御プログラムに変換する
。
以上説明したように、この発明によればユーザがシーケ
ンス図を入力する入力手段と、前記シーケンス図が表示
される表示装置と、前記ユーザによって入力されたシー
ケンス図の図形解析を行いこの解析結果に基づいてシー
ケンス制御プログラムを作成する手段とを設けたので、
ユーザがシーケンス制御プログラムを装置へ入力する場
合に、シーケンスをステップ列に変換する過程、上記ス
テップ列を、パネル面に設けられたスイッチ類の操作に
より装置へ入力する過程を共に必要とせずこの結果、プ
ログラムの作成および入力を極めて簡皐に行い得ると共
に、プログラムミスを最少とし得る利点が得られる。ま
た、この発明によればシーケンスを表示画面上に直接作
成することができ、したがって、紙の上にシーケンスを
作成する場合に比較し、シーケンス図 られる。
ンス図を入力する入力手段と、前記シーケンス図が表示
される表示装置と、前記ユーザによって入力されたシー
ケンス図の図形解析を行いこの解析結果に基づいてシー
ケンス制御プログラムを作成する手段とを設けたので、
ユーザがシーケンス制御プログラムを装置へ入力する場
合に、シーケンスをステップ列に変換する過程、上記ス
テップ列を、パネル面に設けられたスイッチ類の操作に
より装置へ入力する過程を共に必要とせずこの結果、プ
ログラムの作成および入力を極めて簡皐に行い得ると共
に、プログラムミスを最少とし得る利点が得られる。ま
た、この発明によればシーケンスを表示画面上に直接作
成することができ、したがって、紙の上にシーケンスを
作成する場合に比較し、シーケンス図 られる。
第１図はこの発明の一実施例の構成を示すブロック図、
第２図は第１図におけるキーボード６によって入力され
る記号の一例を示す図、第３図は複数の第２３−ニット
２を１個の中央コンピュータＣＣに接続した場合を示す
ブロック図、第４図は第１図におけるＣＲＴ 表示装置
８の表示画面上に作成されるリレーシーケンスの一例を
示す回路図。 第５図〜第７図は各々ＲＡＭ Ｓ内のディスプレイ領域
５１Ｌ、検索テーブル５ｂ、オアテーブル５Ｃを示す図
である。 ３・・・・・・ＣＰＵ、４・・・・・・ＲＯＭ 、 訃
・・・・・ＲＡＭ、６・・・・・・キーボード、８・−
・・・・ＣＲＴ 表示装置。 第５図 第７図 第６図
第２図は第１図におけるキーボード６によって入力され
る記号の一例を示す図、第３図は複数の第２３−ニット
２を１個の中央コンピュータＣＣに接続した場合を示す
ブロック図、第４図は第１図におけるＣＲＴ 表示装置
８の表示画面上に作成されるリレーシーケンスの一例を
示す回路図。 第５図〜第７図は各々ＲＡＭ Ｓ内のディスプレイ領域
５１Ｌ、検索テーブル５ｂ、オアテーブル５Ｃを示す図
である。 ３・・・・・・ＣＰＵ、４・・・・・・ＲＯＭ 、 訃
・・・・・ＲＡＭ、６・・・・・・キーボード、８・−
・・・・ＣＲＴ 表示装置。 第５図 第７図 第６図
Claims (1)
- ユーザがシーケンス図を入力する入力手段と、前記シー
ケンス図が表示される表示装置と、前記ユーザによって
入力されたシーケンス図の図形解析を行い、この解析結
果に基づいてシーケンス制御プログラムを作成する手段
とを具備してなるシーケンス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14898783A JPS6041103A (ja) | 1983-08-15 | 1983-08-15 | シ−ケンス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14898783A JPS6041103A (ja) | 1983-08-15 | 1983-08-15 | シ−ケンス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6041103A true JPS6041103A (ja) | 1985-03-04 |
Family
ID=15465162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14898783A Pending JPS6041103A (ja) | 1983-08-15 | 1983-08-15 | シ−ケンス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041103A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6486204A (en) * | 1987-09-29 | 1989-03-30 | Toshiba Corp | Graphic converting processor |
| JPH0516807A (ja) * | 1991-07-17 | 1993-01-26 | East Japan Railway Co | 連動論理データの作成方法及びその検証方法 |
-
1983
- 1983-08-15 JP JP14898783A patent/JPS6041103A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6486204A (en) * | 1987-09-29 | 1989-03-30 | Toshiba Corp | Graphic converting processor |
| JPH0516807A (ja) * | 1991-07-17 | 1993-01-26 | East Japan Railway Co | 連動論理データの作成方法及びその検証方法 |
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