JPS6042785A - パタ−ンジェネレ−タ用ｒｏｍのアドレス制御装置 - Google Patents
パタ−ンジェネレ−タ用ｒｏｍのアドレス制御装置Info
- Publication number
- JPS6042785A JPS6042785A JP58150280A JP15028083A JPS6042785A JP S6042785 A JPS6042785 A JP S6042785A JP 58150280 A JP58150280 A JP 58150280A JP 15028083 A JP15028083 A JP 15028083A JP S6042785 A JPS6042785 A JP S6042785A
- Authority
- JP
- Japan
- Prior art keywords
- address
- pattern
- rom
- character
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はパターンジェネレータ用の読出し専用記憶装置
（以下ＲＯＭという）のアドレス制御装置に関する。
（以下ＲＯＭという）のアドレス制御装置に関する。
（従来技術）
文字パターン等を格納したＲＯＭにおいて、−文字のパ
ターンは複数の部分〈（ターンに分けて各部分パターン
がＲＯＭ内の１つのアドレス位置に格納されているのが
普通である。例えば１６ Ｘ １６ドノトパターンの文
字の場合、第１図に示すように１文字は横１６ドツトを
部分パターンとする１６個の部分パターン■〜［相］に
分けられ、これらの部分パターン■〜［相］がＲＯＭの
連続する１６個のアドレス位置に書込まれている。この
ようにして多数、の文字パター７が記憶されているＲＯ
Ｍ内の所望の１文字のパターンを読出す際には、従来そ
の所望の文字パターンの先頭アドレス（最初の部分パタ
ーン■のアドレス）を指定して最初の部分パターン■を
読み出し、その後に次の部分パターン■のアドレスを指
定してその部分パターン■を読み出し、その後さらに、
このような読み出し動作を繰り返えして、最後の部分パ
ターン［相］を読み出したとき、１文字パターンの読み
出しが終るようにしていた。
ターンは複数の部分〈（ターンに分けて各部分パターン
がＲＯＭ内の１つのアドレス位置に格納されているのが
普通である。例えば１６ Ｘ １６ドノトパターンの文
字の場合、第１図に示すように１文字は横１６ドツトを
部分パターンとする１６個の部分パターン■〜［相］に
分けられ、これらの部分パターン■〜［相］がＲＯＭの
連続する１６個のアドレス位置に書込まれている。この
ようにして多数、の文字パター７が記憶されているＲＯ
Ｍ内の所望の１文字のパターンを読出す際には、従来そ
の所望の文字パターンの先頭アドレス（最初の部分パタ
ーン■のアドレス）を指定して最初の部分パターン■を
読み出し、その後に次の部分パターン■のアドレスを指
定してその部分パターン■を読み出し、その後さらに、
このような読み出し動作を繰り返えして、最後の部分パ
ターン［相］を読み出したとき、１文字パターンの読み
出しが終るようにしていた。
具体的に云えば、例えば第１図のように１６個の部分パ
ターンで１文字パターンが構成され各部分アドレスがＲ
ＯＭの各アドレス位置に記憶されてｂる場合に、１文字
パターンの読み出しは下位４ビツトＡ。−Ａ３を０とし
上位ビットＡ４〜Ａｍを所望の値とした所望の文字パタ
ーンの先頭アドレスを指定して最初の部分パターンを読
み出し、以後の１５個の部分パターンの指定はアドレス
の下位ピノ）Ａ。−Ａ３を順次指定することによって行
なっていた。このように従来のアドレス指定方式では１
文字パターンの読み出しに、その部分パターンの数の回
数だけアドレスを設定し直す必要があるので、処理時間
が長くなる欠点があった。まだ、１文字分のパターンを
読み出した後、別の文字パターンをアクセスするのに、
下位４ビツトのアドレスを再びクリアしなければならな
かった。
ターンで１文字パターンが構成され各部分アドレスがＲ
ＯＭの各アドレス位置に記憶されてｂる場合に、１文字
パターンの読み出しは下位４ビツトＡ。−Ａ３を０とし
上位ビットＡ４〜Ａｍを所望の値とした所望の文字パタ
ーンの先頭アドレスを指定して最初の部分パターンを読
み出し、以後の１５個の部分パターンの指定はアドレス
の下位ピノ）Ａ。−Ａ３を順次指定することによって行
なっていた。このように従来のアドレス指定方式では１
文字パターンの読み出しに、その部分パターンの数の回
数だけアドレスを設定し直す必要があるので、処理時間
が長くなる欠点があった。まだ、１文字分のパターンを
読み出した後、別の文字パターンをアクセスするのに、
下位４ビツトのアドレスを再びクリアしなければならな
かった。
（目 的）
本発明はこのような従来技術の問題点を解決し、アドレ
ス指定が簡単で処理時間の短いＲＯＭのアドレス制御装
置を提供することを目的とするものである。
ス指定が簡単で処理時間の短いＲＯＭのアドレス制御装
置を提供することを目的とするものである。
本発明は、アドレスの下位ビットを指定するだめのリン
グカウンタを設け、ＲＯＭにアクセスする処理装置から
の読み出し制御用のパルス（リードヌトロープ信号）に
よりそのリングカウンタを歩進させて、ＲＯＭ側で１文
字内の部分パターンのアドレスを順次発生させることに
より、部分パターン毎に処理装置からアドレスの設定を
行なう必要のないようにしたものである。
グカウンタを設け、ＲＯＭにアクセスする処理装置から
の読み出し制御用のパルス（リードヌトロープ信号）に
よりそのリングカウンタを歩進させて、ＲＯＭ側で１文
字内の部分パターンのアドレスを順次発生させることに
より、部分パターン毎に処理装置からアドレスの設定を
行なう必要のないようにしたものである。
（実施例）
以下、本発明を実施例により詳細に説明する。
第２図は本発明の一実施例のキャラクタジェネレータ用
のＲＯＭとそのアドレス部を含むシステムのブロック図
でちり、Ｍ３図はその動作を示すフローチャートである
。このシステムハ、８０Ｍ１ト、指定アドレスの上位ビ
ットＡ４〜Ａｎをラッチするアドレスラッチレジスタ２
と、指定アドレスの下位ピノｌ−Ａｏ−Ａ３をラッチす
るアドレスラッチレジスタ３と、リングカウンタ４と、
ＲＯＭ１からのデータ出力Ｍ５さ、／ステムのデータバ
ス６と、および制御線等により構成されている。この例
では１文字は第１図に示すような１６ Ｘ １６ドソト
パターンであり、１６ピントからなる部分パターン■〜
［相］に分けられ、各部分パターンがそれぞれＲＯＭ
１の連続する各アドレスに記憶されている。
のＲＯＭとそのアドレス部を含むシステムのブロック図
でちり、Ｍ３図はその動作を示すフローチャートである
。このシステムハ、８０Ｍ１ト、指定アドレスの上位ビ
ットＡ４〜Ａｎをラッチするアドレスラッチレジスタ２
と、指定アドレスの下位ピノｌ−Ａｏ−Ａ３をラッチす
るアドレスラッチレジスタ３と、リングカウンタ４と、
ＲＯＭ１からのデータ出力Ｍ５さ、／ステムのデータバ
ス６と、および制御線等により構成されている。この例
では１文字は第１図に示すような１６ Ｘ １６ドソト
パターンであり、１６ピントからなる部分パターン■〜
［相］に分けられ、各部分パターンがそれぞれＲＯＭ
１の連続する各アドレスに記憶されている。
即ち、１文字のパターンはＲＯＭ １の１６個の連続す
るアドレス位置に記憶されている。この１６個のアドレ
ス位置を含む１文字分の記憶領域内の相対的アドレス位
置を指定するのに４ビツトが必要であり、そのため下位
アドレスラッチレジスタ３およびリングカウンタ４は４
ピントから成ってｂる。
るアドレス位置に記憶されている。この１６個のアドレ
ス位置を含む１文字分の記憶領域内の相対的アドレス位
置を指定するのに４ビツトが必要であり、そのため下位
アドレスラッチレジスタ３およびリングカウンタ４は４
ピントから成ってｂる。
処理装置（以下ＣＰＵという）からＲＯＭ １にアクセ
スするとき、ＣＰＵからのＩ１０命令であるＯＵＴ命令
によって、読み出したい文字パターンの先頭アドレスが
アドレスラッチレジスタ２および３に、該命令によって
発生する制御信号ｌ０ＷＲのタイミングて、ラッチされ
る。下位ビットのアドレスランチレジスタ３の内容はリ
ングカウンタ４に七ノとされる。次にＣＰＵからの読み
出し命令（ＩＮ命令）によって、指定された文字パター
ンの先頭の部分パターンを読み出す。これはＩＮ命令に
よって発生する制御信号１０ＲＤのタイミングで行なわ
れるが、制御信号ｌ０ＲＤの後縁でもってリングカウン
タ４のカウント値を１つ進める。従ってＩＮ命令で先頭
の部分パターンをｃｐｕが読み終った時点で、キャラク
タジェネレータ用ＲＯＭをアクセスしているアトレヌば
１つ進んでいることになる。
スするとき、ＣＰＵからのＩ１０命令であるＯＵＴ命令
によって、読み出したい文字パターンの先頭アドレスが
アドレスラッチレジスタ２および３に、該命令によって
発生する制御信号ｌ０ＷＲのタイミングて、ラッチされ
る。下位ビットのアドレスランチレジスタ３の内容はリ
ングカウンタ４に七ノとされる。次にＣＰＵからの読み
出し命令（ＩＮ命令）によって、指定された文字パター
ンの先頭の部分パターンを読み出す。これはＩＮ命令に
よって発生する制御信号１０ＲＤのタイミングで行なわ
れるが、制御信号ｌ０ＲＤの後縁でもってリングカウン
タ４のカウント値を１つ進める。従ってＩＮ命令で先頭
の部分パターンをｃｐｕが読み終った時点で、キャラク
タジェネレータ用ＲＯＭをアクセスしているアトレヌば
１つ進んでいることになる。
このため再びアドレス設定しなくてもＩＮ命令だけで、
パターン内容を読むことができる。このＩＮ命令を１６
回繰り返すことによって、１６Ｘ１６ドツトの１文字の
パターンを読み出すことができる。
パターン内容を読むことができる。このＩＮ命令を１６
回繰り返すことによって、１６Ｘ１６ドツトの１文字の
パターンを読み出すことができる。
リングカウンタはこの実施例では前述のように４ビツト
なので１６回カウントすると０に戻る。よって、次に別
のアドレスの文字パターンを続けて読み出したい場合、
下位ビットＡ。−Ａ３のアドレスランチレジスタ３に再
びアドレスをランチする必要はなく、上位ビットＡ４〜
Ａｎのアドレスラッチレジスタ２にそのパターンの先頭
アドレスヲ設定するだけでよい（第３図参照）。なお、
ＲＯＭ１に各文字パターンが、その先頭アドレスの下位
ビットＡ。−Ａ３がｏｏｏｏとなるようなアドレスとな
るように記憶されている場合には下位ビットのアドレス
ラッチレジスタ３は省略することができる。
なので１６回カウントすると０に戻る。よって、次に別
のアドレスの文字パターンを続けて読み出したい場合、
下位ビットＡ。−Ａ３のアドレスランチレジスタ３に再
びアドレスをランチする必要はなく、上位ビットＡ４〜
Ａｎのアドレスラッチレジスタ２にそのパターンの先頭
アドレスヲ設定するだけでよい（第３図参照）。なお、
ＲＯＭ１に各文字パターンが、その先頭アドレスの下位
ビットＡ。−Ａ３がｏｏｏｏとなるようなアドレスとな
るように記憶されている場合には下位ビットのアドレス
ラッチレジスタ３は省略することができる。
この実施例によれば、従来に比べてソフト上の命令数も
少なくなり、キャラクタジェネレータ用のＲＯＭへのア
クセス速度が高くなる。
少なくなり、キャラクタジェネレータ用のＲＯＭへのア
クセス速度が高くなる。
第４図は、本発明の他の実施例を示すもので、パターン
ジェネレータ用ＲＯＭが複数個からなり、１つのパター
ン（１文字パターン）がその複数個のＲＯＭ Ｋまたが
って記憶されているような型の１６ Ｘ １６ビツトパ
ターンジエネレータの概略の構成を示す図である。ＲＯ
Ｍ １０は２個のＲＯＭ １１ 、 １２により構成さ
れ、１６Ｘ１６ドノトのパターンは第５図に示すように
左半分のパターン１６と右半分のパターン１７に分けら
れ、それぞれＲＯＭ １１および１２に記憶されている
。このＲＯＭをアドレスするだメの構成として、アドレ
スラッチレジスタ１３゜４ビツトリングカウンタ１４、
およびＲＯＭ切替フリップフロップ（Ｆ、Ｆ、） １５
を有している。アドレスラッチレジスタ１３には先頭ア
ドレスの上位ピントＡ４〜Ａｎ部分がラッチされる。ア
ドレスの下位ビットＡ。−Ａ３は４ビツトリングカウン
タ１４によって発生される。この４ビツトリングカウン
タ１４は最−初にクリアされ、カウントが一巡するとき
桁上げパルス（キャリー）が発生する。ＲＯＭ切替フリ
ップフロップ１５は上記の桁上げパルスによって反転し
、その出力によりＲＯＭ ＋１まだは１２を選択するよ
うＲＯＭ １１および１２に接続されている。
ジェネレータ用ＲＯＭが複数個からなり、１つのパター
ン（１文字パターン）がその複数個のＲＯＭ Ｋまたが
って記憶されているような型の１６ Ｘ １６ビツトパ
ターンジエネレータの概略の構成を示す図である。ＲＯ
Ｍ １０は２個のＲＯＭ １１ 、 １２により構成さ
れ、１６Ｘ１６ドノトのパターンは第５図に示すように
左半分のパターン１６と右半分のパターン１７に分けら
れ、それぞれＲＯＭ １１および１２に記憶されている
。このＲＯＭをアドレスするだメの構成として、アドレ
スラッチレジスタ１３゜４ビツトリングカウンタ１４、
およびＲＯＭ切替フリップフロップ（Ｆ、Ｆ、） １５
を有している。アドレスラッチレジスタ１３には先頭ア
ドレスの上位ピントＡ４〜Ａｎ部分がラッチされる。ア
ドレスの下位ビットＡ。−Ａ３は４ビツトリングカウン
タ１４によって発生される。この４ビツトリングカウン
タ１４は最−初にクリアされ、カウントが一巡するとき
桁上げパルス（キャリー）が発生する。ＲＯＭ切替フリ
ップフロップ１５は上記の桁上げパルスによって反転し
、その出力によりＲＯＭ ＋１まだは１２を選択するよ
うＲＯＭ １１および１２に接続されている。
この実施例の動作を説明すると、まず、所望のパターン
の先頭アドレスをアドレスラッチレジスタ１３にセント
する。各パターンはその先頭アドレスの下位ビットＡ。
の先頭アドレスをアドレスラッチレジスタ１３にセント
する。各パターンはその先頭アドレスの下位ビットＡ。
−Ａ３がｏｏｏｏとなるようＲＯＭ内でアドレス付けさ
れており、従って下位ビットＡｏ−Ａ３は４ビツトリン
グカウンタ１４をクリアすることにより先頭アドレスの
下位ビットを発生させる。従ってアドレスラッチレジス
タ１３には上位ビットＡ４〜Ａｎだけをランチすればよ
い。４ビツトリングカウンタ１４は壕だキャリーが立っ
ていないので、ＲＯＭ切替フリップフロップ１５は左側
のＲＯＭ １１が選択されている。次にＣＰＵからのＩ
Ｎ命令によって作成された読み出し制御信号であるリー
ドストロブパルス（ＩＯＲＤ）によって、左側のＲＯＭ
１１の中のちるパターンの先頭アドレス（即ち、アド
レスラッチレジスタ１３と４ビツトリングカウンタ１４
によって指定されたアドレス）の記憶内容が読み出され
る。このリードストローブパルスの後縁で４ビツトリン
グカウンタ１４は１つカウントアツプされる。従って次
のリードストローブパルスでは自動的に先頭アドレスの
次のアドレスの記憶内容が読み出される。このようにし
てＣＰＵが１６回リードストローブパルスを出すことに
より、続けて１６個の部分パターンからなる左側文字パ
ターンが読み出される。
れており、従って下位ビットＡｏ−Ａ３は４ビツトリン
グカウンタ１４をクリアすることにより先頭アドレスの
下位ビットを発生させる。従ってアドレスラッチレジス
タ１３には上位ビットＡ４〜Ａｎだけをランチすればよ
い。４ビツトリングカウンタ１４は壕だキャリーが立っ
ていないので、ＲＯＭ切替フリップフロップ１５は左側
のＲＯＭ １１が選択されている。次にＣＰＵからのＩ
Ｎ命令によって作成された読み出し制御信号であるリー
ドストロブパルス（ＩＯＲＤ）によって、左側のＲＯＭ
１１の中のちるパターンの先頭アドレス（即ち、アド
レスラッチレジスタ１３と４ビツトリングカウンタ１４
によって指定されたアドレス）の記憶内容が読み出され
る。このリードストローブパルスの後縁で４ビツトリン
グカウンタ１４は１つカウントアツプされる。従って次
のリードストローブパルスでは自動的に先頭アドレスの
次のアドレスの記憶内容が読み出される。このようにし
てＣＰＵが１６回リードストローブパルスを出すことに
より、続けて１６個の部分パターンからなる左側文字パ
ターンが読み出される。
この１６回の読み出しが終ったとき４ビツトリングカウ
ンタ１４にキャリーが立ち、これによってＲＯＭ 切替
フリップフロップ１５の出力が反転し、右側のＲＯＭ
１２が選択される。
ンタ１４にキャリーが立ち、これによってＲＯＭ 切替
フリップフロップ１５の出力が反転し、右側のＲＯＭ
１２が選択される。
このとき、４ビツトリングカウンタ１４の出力は０に戻
り、従って右側パターンの先頭のアドレスの内容が、リ
ードストローブパルスにより読み出される。そして左側
文字の読み出しと同様に４ビツトリングカウンタ１４の
リードストローブパルスの後縁によるカウントアツプに
よって、アドレスがインクレメントされていくので、Ｃ
ＰＵは１６回のリード命令を続けて出すことにより、自
動的に右側パターンが読み出される。
り、従って右側パターンの先頭のアドレスの内容が、リ
ードストローブパルスにより読み出される。そして左側
文字の読み出しと同様に４ビツトリングカウンタ１４の
リードストローブパルスの後縁によるカウントアツプに
よって、アドレスがインクレメントされていくので、Ｃ
ＰＵは１６回のリード命令を続けて出すことにより、自
動的に右側パターンが読み出される。
このようにして、ＣＰＵは最初に読み出したいパターン
の先頭アドレスを指定すると、後はリード命令を３２回
繰り返えすだけで、あるパターンの内容を１文字分読み
出すことができる。
の先頭アドレスを指定すると、後はリード命令を３２回
繰り返えすだけで、あるパターンの内容を１文字分読み
出すことができる。
この実施例によれば、ＲＯＭ切替用フ’Ｊ ノブフロッ
プとリングカウンタの組み合わせにより、左側のパター
ンを読み終って右側のパターンを読み出す際に、再びパ
ターン先頭アドレスを設定しないで済み、かつボート（
出力部）の切替もしないで済むという利点がある。よっ
てソフト上の命令数も少なくなり処理スピードも速くな
る。
プとリングカウンタの組み合わせにより、左側のパター
ンを読み終って右側のパターンを読み出す際に、再びパ
ターン先頭アドレスを設定しないで済み、かつボート（
出力部）の切替もしないで済むという利点がある。よっ
てソフト上の命令数も少なくなり処理スピードも速くな
る。
なお、以上の実施例においては、パターンの大きさが１
６ Ｘ １６ドツトパターンの例について説明しだが、
これは任意の大きさのものとすることができ、それに応
じてリングカウンタのピット数、ＲＯＭ切替用フリップ
フロップの数、’ＲＯＭの数等適宜選定することができ
る。
６ Ｘ １６ドツトパターンの例について説明しだが、
これは任意の大きさのものとすることができ、それに応
じてリングカウンタのピット数、ＲＯＭ切替用フリップ
フロップの数、’ＲＯＭの数等適宜選定することができ
る。
（効 果）
実施例の説明において述べたように、本発明によれば、
ＣＰＵからのパターンリード命令によってアドレスが自
動的に増加するようにリングカウンタを用いているので
、ソフｉ・上の命令数が少なくなり、処理スピードが速
くなる効果を有する。
ＣＰＵからのパターンリード命令によってアドレスが自
動的に増加するようにリングカウンタを用いているので
、ソフｉ・上の命令数が少なくなり、処理スピードが速
くなる効果を有する。
第１図はＲＯＭ中の文字パターンの構成例を示す図、第
２図は本発明の一実施例のブロック図、第３図は第２図
の実施例の動作を示すフローチャート、第４図は本発明
の他の実施例のブロック図、第５図は第４図の実施例に
おけるＲ、ＯＭ中の文字パターンの構成例を示す図であ
る。 ］、 １１．１．２・・・・・・・・・ ＲＯＭ、２．
３．１３ ・・・・・・・・アドレスラッチレジスタ、
４．１４ ・・・・・・・ リングカウンタ、１５・・
・・・・・・・ＲＯＭ切替フリップフロップ。 特許出願人 株式会社 リ コ −
２図は本発明の一実施例のブロック図、第３図は第２図
の実施例の動作を示すフローチャート、第４図は本発明
の他の実施例のブロック図、第５図は第４図の実施例に
おけるＲ、ＯＭ中の文字パターンの構成例を示す図であ
る。 ］、 １１．１．２・・・・・・・・・ ＲＯＭ、２．
３．１３ ・・・・・・・・アドレスラッチレジスタ、
４．１４ ・・・・・・・ リングカウンタ、１５・・
・・・・・・・ＲＯＭ切替フリップフロップ。 特許出願人 株式会社 リ コ −
Claims (2)
- （１）処理装置からパターンジェネレータ用ＲＯＭに記
憶されたアクセスすべきパターンのアドレスデータを受
け取り記憶するアドレスランチと、アドレスの下位ビッ
トに対応し、処理装置からのリード命令により作成され
読み出し制御用のパルスの後縁で歩進するリングカウン
タとを有することを特徴とするパターンジェネレータ用
ＲＯＭのアドレス制御装置。 - （２） 前記パターンジェネレータ用ＲＯＭが、複数個
のＲＯＭと、これら複数個のＲＯＭを選択するだめのＲ
ＯＭ切替手段とを備え、前記リングカウンタのキャリー
により前記ＲＯＭ切替手段が制御されることを特徴とす
る特許請求の範囲第（１）項記載のパターンジェネレー
タ用ＲＯＭのアドレス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58150280A JPS6042785A (ja) | 1983-08-19 | 1983-08-19 | パタ−ンジェネレ−タ用ｒｏｍのアドレス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58150280A JPS6042785A (ja) | 1983-08-19 | 1983-08-19 | パタ−ンジェネレ−タ用ｒｏｍのアドレス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6042785A true JPS6042785A (ja) | 1985-03-07 |
Family
ID=15493515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58150280A Pending JPS6042785A (ja) | 1983-08-19 | 1983-08-19 | パタ−ンジェネレ−タ用ｒｏｍのアドレス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6042785A (ja) |
-
1983
- 1983-08-19 JP JP58150280A patent/JPS6042785A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5981721A (ja) | マイクロコンピユ−タ周辺装置をアクセスする方法 | |
| JPS6042785A (ja) | パタ−ンジェネレ−タ用ｒｏｍのアドレス制御装置 | |
| JPS6330633B2 (ja) | ||
| JPH0795269B2 (ja) | 命令コードのデコード装置 | |
| JPH04106793A (ja) | メモリインタフェース回路 | |
| JP3222647B2 (ja) | メモリバンク自動切替システム | |
| JP3039554B2 (ja) | メモリアクセス回路及び出力装置 | |
| JPH023514B2 (ja) | ||
| JPS6319027B2 (ja) | ||
| JPS58116579A (ja) | 漢字ドツトパタ−ン出力制御方式 | |
| JPH0739086Y2 (ja) | Ｆｄｄコントロ−ル回路 | |
| JPS61253559A (ja) | マイクロプロセツサ | |
| JP2690222B2 (ja) | 開発支援装置 | |
| JPS6341895A (ja) | シ−ケンス制御方法 | |
| JPS6168654A (ja) | メモリ制御方式 | |
| JPS62219399A (ja) | リ−ドオンリメモリ読み出し方式 | |
| JPH05197612A (ja) | データ・アクセス回路 | |
| JPS5932819B2 (ja) | アドレス制御装置 | |
| JPH05225045A (ja) | シーケンスコントローラ | |
| JPH04365096A (ja) | 文字パターン発生装置 | |
| JPH04209046A (ja) | メモリアクセス回路 | |
| JPS61125669A (ja) | メモリ制御装置 | |
| JPS60134334A (ja) | 印字制御方式 | |
| JPH0652044A (ja) | マイクロプロセッサ | |
| JPS6129906A (ja) | プログラマブルロジツクコントロ−ラ |