JPS6042974B2 - デイジタル装置 - Google Patents

Description

【発明の詳細な説明】 本発明はディジタル信号を入力して所期の動作を行な
うディジタル装置に係り、特にディジタル信号を入力あ
るいは出力する端子数に制限のあるディジタル装置の改
良に関する。

ディジタル信号を入出力するディジタル装置で は、
装置内の各動作を行なう機能モジュール単位に制御のた
めのディジタル信号（以下制御信号という。

）を入力したり出力したりする。一方、ディジタル装置
は、より多くの機能を含むことが要求され、しかもより
小形化されることが要求されている。このような要求に
対し、ディジタル装置を１つの半導体チップ上に集積し
て構成させることがなされている。このような集積化に
際しては、半導体チツプヘの内臓機能を可能な限り高め
“て、汎用性を持たせることが重要な問題となる。しか
しながら、ここで問題となるのは、内臓機能を多くした
場合、その機能の数に比例して入出力端子数が増えるこ
とである。入出力端子を増やすことは、パッケージのピ
ン数を増やすことになり、結果としてパッケージのピン
数制限によつて半導体チッの内臓機能数が制限を受ける
不合理が生ずる。この解決として最も容易な方法は、よ
り多くのピン数を持つパッケージを用意することである
が、集積化が進めばそれに合わせて特別なパッケージを
用意する必要があり、技術的な面、コスト的な面を考え
た場合、そこには自ずと制限があり、現実的ではない。
したがつて、従来においては、半導体チップを取組す
るパッケージのピン数がネックとなつて予定した制御機
能のうち一部の制御機能は盛り込むことができないとい
う事態がしばしば発生した。

本発明は、上述の如き問題点に鑑みなされたもので、パ
ッケージ数によつて制限のある入出力信号数に対して、
ディジタル装置内に設けた入出力信号数より多くに制御
機能モジュールを限られた入出力信号に割付けることが
できるディジタル装置を提供することを目的とする。本
発明のディジタル装置によれば、信号を入出力するため
の入出力端部の一部または全部に対応して、その入出力
端がどの制御機能に関する制御信号であるかを任意に割
り付る信号割付回路をディジタル装置内に設け、この信
号割付回路の出力が各制御機能に関する制御信号となる
ように構成される。

本発明の上記以外の目的、特徴は以下の説明によつて自
ずと明らかとなろう。

以下、本発明を具体的な実施例図面により説明する。

第１図は、従来のディジタル装置における構成を示す。

１０００は、ディジタル装置であり、この例の場合、Ｃ
１〜Ｃ４の４つの制御機能を有している。１１〜１４は
入力端であり、０１〜０４は出力端である。

この入力端からＣｌ９Ｃ４の各制御機能を動作させるた
めの入力信号Ｘ１〜Ｘ４が入力される。各制御機能の出
力Ｚ１〜Ｚ４は出力端０１〜０４より出力される。この
方法では、ディジタル装置１０００を半導体チップ上に
集積する場合、内臓する制御機能が増加すればする程、
入力端および出力端が増加することになり、これらをパ
ッケージに組込んだ場合、そのピン数の制限によつて内
臓する制御機能の数は制限を受ける。つまり、汎用性の
低いものになつてしまうことになる。第２図は、本発明
の基本的構成を示すブロック図であり、この構成によれ
ば、ピン数の制限が制一御機能数に影響することはない
。

第２図において、Ｘ１〜＼は入力信号、Ｚ１〜乙は出力
信号、１０と２０は入力側と出力側の信号割付回路、５
００は信号割付のための情報を信号割付回路に出力する
情報発生装置であり、この例の場合マイクロ、プロセッ
サである。Ｃ１〜Ｃｎは、ディジタル装置２０００が内
臓する制御機能モジュールである。Ｙ１〜Ｙｎは、各制
御機能モジュールＣ１〜Ｃｎを動作させるための内部制
御信号となる。マイクロプロセッサ５００は、ディジタ
ル装置２０００内に組込まれていても良いが、この例の
場合には装置２０００の外部に設けられる。プロセッサ
５００と信号割付回路１０，２０との間は、データバス
ＤＢとアドレスバスＡＢとで接続され、プロセッサ５０
０は、アドレスバスＡＢの指定したアドレスにデータバ
スＤＢのデータが書込まれるように制御する。信号割付
回路１６，２０内には、割付設定手段であるＤＢのデー
タを記憶するためのレジ゛スタ（以下アサインレジスタ
という。）と、ＡＢの内容を解読してその内容に該当す
るアサインレジスタにＤＢのデータを書込ませる書込信
号を出力するデコーダが含まれている。入力側の信号割
付回路（第２図の１０に相当する。

）の詳細な回路例を第３図に示す。第３図において、１
０１はアドレスバスＡＢの内容を解読して書込信号を出
力するアドレスデコーダである。１１１，１１２，１１
３，１１４は各入力端から入力される信号Ｘ１〜Ｘ４に
対応して夫々設けられるアサインレジスタであり、この
レジスタにはデータバスＤＢに乗せられた割付データが
デコーダからの書込信号によつて記憶される。

つまり、アサインレジスタに記憶された内容は、各入力
信号Ｘ１〜Ｘ４がＹ１〜Ｙ８のいずれの制御信号となる
かを決めるためのものである。１２１，１２２，１２３
，１２４は、入力信号Ｘｌ，Ｘ２，Ｘ３，＼がアサイン
レジスタの内容に合致した制御機能を動作させる制御信
号にするかを決める分配回路である。

１０２は、各分配回路の出力を集め、各制御機能も動作
させる制御信号を出力する集合回路である。

この例では、集合回路１０２が分配回路１２１〜１２４
の出力信号線１０５〜１０８に出力される信号をすべて
入力しているが、必ずしもこのように構成するとは限ら
ない。このことについては後述する他の実施例の説明で
明らかとなろう。さて、第３図において、いま１１端子
に加えられる入力信号Ｘ１を制御信号Ｙ２として使用し
たい場合について考える。

この場合、プロセッサ５００は、１１端をＹ２とするこ
とを示すデータをＤＢに出力すると共に、ＡＢにアサイ
ンレジスタ１１１を示すアドレス信号を出力する。これ
により、デコーダ１０１は、アサインレジスタ１１１に
書込信号を出力し、アサインレジスタ１１１にはＤＢに
出力された（乗せられた）データが書込まれる。アサイ
ンレジスタ１１１の内容を取込む分配回路１２１は、Ｘ
１がＹ２になるように分配する。この分配回路１２１は
、具体的にはＹ１〜Ｙ８に対応したアンドゲートで構成
されており、その片方の入力端にはアサインレジスタ１
１１の各ビット内容が入力され、すべてのアンドゲート
の他の入力端にはＸ１が共通に入力される。したがつて
、アサインレジスタ１１１の内容が、Ｙ２に対応したア
ンドゲートＡ２の入力端に対応したビットのみ６６ｒ２
となつていれば、Ｘ１はそのアンドゲートＡ２の出力と
してのみ有効となることが判る。このように分配回路は
、アサインレジスタの内容に応じて内部制御信号を出力
できる。信号線１０５に出力された制御信号は集合回路
１０２に出力され、Ｙ２の制御信号が出力される。第３
図における分配回路と集合回路の更に具体的な回路を第
４図に示す。

第４図において、１２１，１２４は第３図における分配
回路であり、１２２，１２３はこの図では省略している
。１０２は集合回路を示す。

１３０と１４０はアサインレジスタ１１１と１１４の内
容を解読してアンドゲート群のうち１つのアンドゲート
に信号を出力するデコーダ（以下アサインデコーダとい
う。

）である。１３１〜１３８は、８個の制御機能に対応す
る制御以下Ｙ１〜Ｙ８に対応して設けられるアンドゲー
トであり、１４１〜１４８もやはり同様のアンドゲート
である。

襲合回路１０２を構成するオアゲート１５１〜１５８は
、夫々の入力端には各分配回路のアンドゲート群のうち
対応するアンドゲートの出力が入力されている。つまり
、分配回路１２１のＹ１〜Ｙ８に対応して設けられたア
ンドゲート１３１〜１３８の夫々の出力は、集合回路１
０２のＹ１〜Ｙ８に対応して設けられたオア回路１５１
〜１５８の夫々対応する入力の１つになる。オア回路１
５１〜１５８の他の入力端には、他の分配回路の対応す
るアンドゲートの出力が与えられる。例えば、分配回路
１２４のＹ１に対応して設けられたアンドゲート１４１
の出力は、集合回路１０２のＹ１に対応して設けられた
オアゲート１５１の１つの入力となる。他についても同
様である。オアゲートの入力端の数は入力信号Ｘ１〜Ｘ
４に対応している。分配回路と集合回路がこのような構
成をとつているのは、入力信号Ｘ１〜Ｘ４の夫々が、内
部の制御信号Ｙ１〜Ｙ８のいずれにもなり得るようにす
るためである。この第４図の動作について説明する。

いま、先に説明したように入力端１１に与えられる信号
Ｘ１を制御信号Ｙ２として使用したい場合には、次のよ
うになる。アサインレジスタ１１１にはデータバスＤＢ
の信号゜゜００Ｆ゛が記憶される。これによりアサイン
デコーダ１３０は“゜００Ｆ゛を解読して１番の信号線
に付勢信号を出力する。この結果、信号Ｘ１は、アンド
ゲート１３２から出力され、更にオアゲート１５２から
出力されて、制御信号Ｙ２になる。１１から入力される
信号Ｘ１を他の制御信号として使用する場合には、アサ
インレジスタ１１１の内容を書きかえれば良い。

例えば、１１に与えられる信号Ｘ１をＹ８として使用し
たい場合には、アサインレジスタ１１１の内容を゜゜１
１１゛とすれば実現できる。すなわち、アサインレジス
タ１１１の内容が゜゜１１Ｆ゛であることによりアサイ
ンデコーダ１３０は信号線７から付勢信号を出力する。
この結果、信号Ｘ１は、アンドゲート１３８の出力とな
り、オアゲート１５８から出力されて制御信号Ｙ８にな
る。もちろん、端子１１から入力される信号Ｘ４が制御
信号Ｙ１〜Ｙ８のいずれになることも可能である。例え
ば、Ｘ４がＸ７になる場合には、アサインレジスタ１１
４に４６１１０゛を書込めば良い。すなわち、この゜４
１１『゛によりアサインデコーダ１４０は信号線６から
アンドゲートの付勢信号を出力する。この結果、Ｘ４は
アンドゲート１４７の出力となり、これを入力している
オアゲート１５７の出力となつて制御信号Ｙ７になる。
なお上述の例では、分配回路にアサインデコーダを設け
ていたが、アサインレジスタを制御信号数分のビットで
構成して、このアサインレジスタの出力を夫々アンドゲ
ートの一方の入力端に加えても良い。

このような構成を示すのが第５図である。第５図は１個
の分配回路と１個のアサインレジスタを詳細に示してい
る。アサインレジスタ１１は、制御信号数と同じビット
で構成され、このノ出力が分配回路１２１を構成するア
ンドゲート群１３１〜１３８の一方の入力端に夫々入力
される。第５図のものが第４図に示した分配回路および
アサインレジスタ（例えば１１１，１２１）と異なつて
いる点は、アサインデコーダが省略されている点と、ア
サインレジスタがデコーダの役目を果たすようにするた
め、レジスタのビット数が増加している点である。次に
、出力側の信号割付回路（第２図の２０に相当する。

）の詳細な回路例を第６図に示す。本質的には、第３図
に示した入力側の信号割付回路と同様の構成となる。第
６図において、２１１〜２１４はアサインレジスタであ
り、各制御機能からの出力Ｕ１〜Ｕ８のうちのいずれか
を選択するデータが記憶される。２２１〜２２４は分配
回路である。

２０１はデコーダであり、アドレスバスの内容を解読し
てアサインレジスタの１つにデータバスに出力されたデ
ータを書込ませる書込信号を出力する。

２０２は集合回路であり、この場合４個の出力端に対応
した４個のオアゲート２５１〜２５４で構成される。

この第６図の信号割付回路の動作は次のようになる。い
ま、例えば、内部出力信号Ｕ１を出力端０１から出力信
号乙として出力する場合には、アサインレジスタ２１１
にＵ１と０１を結びつけるためのデータを記憶する。こ
れにより、分配回路２２１は、Ｕ１を集合回路２０２内
のオアゲート２５１に導びき、出力端０１よりＵ１が出
力信号乙として取り出されることになる。このような構
成によれば、アサインレジスタの内容を書かえることに
より、内部制御信号Ｕ１〜Ｕ８を出力端０１〜０４のい
ずれの端子からも取出すことが可能である。第６図に示
す分配回路２２１は具体的には第７図のような構成とな
つている。他の分配回路２２２〜２２４も同様の構成で
ある。第７図において、２３０は、アサインレジスタ２
１１の出力を受けて、その内容を解読するアサインデコ
ーダである。２３１〜２３８は、Ｕ１〜Ｕ８に対応して
設けられるアンドゲートである。

次に、上記第２図おける入力側の分配回路１０および出
力側の分配回路２０の他の実施例について説明する。

第８図は入力側の分配回路１０の一実施例を示す。

第８図において、第３図と同一番号のものは、同様の構
成要素を示すものである。第３図と第８図の大きな違い
は、信号割付回路１０から集合回路を除いている点であ
る。第３図の場合には、入力端に与える信号Ｘ１〜Ｘ４
が制御信号Ｙ１〜Ｙ８のいずれにもなり得るようになつ
ているた。第８図の場合には、夫々の入力信号は予め定
められた制御機能を動作させる制御信号にしかなり得な
い。ただし、その定められた複数の制御信号のうちのい
ずれかとして使用することはできる。例えば、入力端１
２に加えられる信号Ｘ２は、アサインレジスタ１１２に
記憶されている内容によつて、分配回路１２２内のアン
ドゲートの１つが選ばれ、制御信号Ｙ５〜Ｙ８のうち１
つとなる。したがつて、Ｘ２はＹ５〜Ｙ８のいずれかに
なることはできる。しかし、Ｘ２がＹ１〜Ｙ４のいずれ
かになることとか、Ｙ）〜Ｙｌ。のいずれかになること
等は不可能である。その点において、いくぶん制限はあ
るが、パッケージのピン数の不足による内部制御機能の
制限をなくすという所期の目的は達成し得る。第８図の
例のような場合、同一グループに選ばれるものは、同時
に使用する可能性がないものにする必要がある。例えば
、Ｘ１はＹ１〜Ｙ４のグループのうち１つの制御信号に
はなり得るが、同時に２つの制御信号としては使用でき
ないからである。Ｘ１を制御信号Ｙ１として使用するよ
うにデータがアサインレジスタ２０に書込まれた場合、
Ｘ１はＹ１としてしか使用できない。Ｙ１とＹ５とＹ９
とＹｌ３が同時に使用されるとした場合には、これらは
、夫々別々のアサインレジスタで指示される分配回路に
よつて与えられるので問題はない。次に入力側の信号割
付回路の更に他の実施例について説明する。第９図は、
他の実施例を示す図面である。この実施例の特徴は、上
述した第３図、第８図の実施例を組合せていることであ
る。すなわち、端子１１，１２については、例えば１１
に加えられる入力Ｘ１がＹ１〜Ｙ４のグループの制御信
号にはなり得るが、Ｙ５〜Ｙ８のグループの制御信号に
はなり得ない構成となつている。これは、第８図の実施
例の場合と同様である。そして、端子１３，１４につい
ては、それぞれの入力信号がＹ９〜Ｙｌ。のいずれにも
なり得るように構成されており、この部分は上述の第３
図に示したものと同様の動作を行なう。この図において
、４０９〜４１２は、端子１３，１４の集合回路１００
を構成するオアゲートである。第９図のような構成は、
回路を比較的簡単にして、しかも使用に際し、自由度が
ある点で実用的なものである。続いて、出力側の信号割
付回路２０の他の実施例について説明する。

出力側においても、第８図、第９図に示された入力側の
割付回路と同様の構成を実現できる。つまり、第８図の
実施例と同様の思想で出力側の信号割付回路を構成する
と、第１０図のようになる。第１０図において、２０１
はアドレスデコーダ、２１１と２１２はアサインレジス
タ、２２１と２２２は分配回路である。分配回路２２１
は、アサインデコーダ２３０とアンドゲート２３１〜２
３４で構成される。分配回路２２２は、アサインデコー
ダ２４０とアンドゲート２４１〜２４４で構成される。
この実施例において、上述した第６図の信号割付回路と
異なる点は、集合回路２０２が省略されていることであ
る。なお、出力側においても、第９図に示した入側の信
号割付回路と同じように、第６図と第１０図を部分的に
組合せた構成にすることができる。

以上の説明で明らかなように、本発明においては、入力
信号を所望の内部制御信号として割付けること、あるい
は内部の出力信号を所望の外部出力信号として割付ける
ことができるので、内部制御機能の数が入出力端のピン
の数にあまり影響を受けなくなり汎用性を高めることを
可能にする。各入力端毎に設けられているアサインレジ
スタの内容を情報発生装置（例えばマイクロプロセッサ
ー）にて書かえる場合の方法には次のような方法がある
。１つの方法は、システムのスタートアップ時にイニシ
ャルセットするものである。

つまり、使用に際してアサインレジスタの内容を何等か
の手段によつて書込むことにより、内部制御機能を選択
する。この場合には、使用前に任意に選択可能であるが
、使用中においてその端子に入力される信号を自由に変
えることはできず、予め選択した制御信号とならざるを
得ない。もう１つ方法は、システムの動作中にダイナミ
ックにアサインレジスタの内容を書かえる方法である。
この方法だと、１つの入力端に加わる信号を任意の制御
機能を動作させる制御信号とすることができる。上述し
た第３図、第６図、第８図、第９図、第１０図の実施例
では、いずれもシステム動作中にダイナミックにアサイ
ンレジスタの内容を書かえることが可能である。つまり
、上述の実施例では、プロセッサと信号割付回路を接続
しており、プロセッサの指令により信号割付回路内のア
サインレジスタの内容を逐時書かえられるようになつて
いる。これら２つの方法は、本発明のディジタル装置が
利用されるシステムの特殊性に応じて使い分けられるべ
きである。次に本発明を、ＣＲＴディスプレイ装置のア
トリビュート制御に応用した例を示す。

周知のようにＣＲＴディスプレイ装置では、表示文字の
文字単位、あるいはフィールド単位に、カラー制御、輝
度制御、点滅制御、反転表示制御、その他多数のアトリ
ビュートが附与される。しかしながら、個々のディスプ
レイ装置では上記多数のアトリビュートがすべて必要で
はなく、第１１図に示すように機種のアトリビュートを
附与している。したがつて、上記アトリビュートの制御
部分をＬＳＩ化により汎用コントローラとしてＬＳＩ化
する場合、現実的に存在し得るすべてのアトリビュート
を同時に制御する必要性はほとんどなく、ＬＳＩ内部の
制御回路としてはすべてのアトリビュート制御に対する
フルメニューをＢのように用意しておき、個々のディス
プレイシステム毎にメニューを選択できるようにして、
例えば第１１図のＡのように選択してＬＳＩのピン数を
現実的な数に制限することができる。第１２図は信号割
付回路１０のＣＲＴディスプレイ装置への応用例である
。

６００は一画面分の表示データを記憶するリフレッシュ
メモリで、その出力の文字コード部分は文字発生器６１
０でドットパターンに変換され、シフトレジスタ６２０
でシリアル信号に変換されてアンドゲート６３０〜６３
２の一方の入力に接続される。

本実施例では個々の文字に対してＸ１〜Ｘ４のアトリビ
ュートが附与されていて、その制御内容は第１１図のＡ
に示すようになつている。一方、第１２図の点線で囲ま
れたアトリビュート制御回路２０００には第７図のＢに
示す８種類のアトリビュート制御機能があり、このうち
の４種が入力側の信号割付回路１０で選択される。すな
わち、アトリビュート信号Ｘｌ，Ｘ２，Ｘ３は内部制御
信号Ｙｌ，Ｙ２，Ｙ３に割付けられ、対応するアンドゲ
ート６３０，６３１，６３２の他の入力端子に接続され
る。これにより、シフトレジスタ６２０からのビデオ信
号にカラー制御が附与され、ビデオアンプ６４０，６４
１，６４２を通してＣＲＴ表示器７００にカラーの文字
が表示される。また、アトリビュート信号Ｘ４は内部制
御信号Ｙ８に割付けられビデオアンプ６４０，６４１，
６４２の増幅度を制御することにより表示文字の輝度を
制御する。以上の説明で明らかなように、本発明はパッ
ケージのピン数に現実的な制限があり、汎用化のために
内部に可能な限り多くの機能を盛り込む必要のあるＬＳ
Ｉ論理装置に適用して特にその効果が顕著である。

【図面の簡単な説明】

第１図は一般的なディジタル装置を説明するための図、
第２図は本発明の一実施例を示す図、第３図は第２図の
一部分（入力側の信号割付回路）を更に詳細に記載した
図、第４図は第３図を更に詳細に記載した図、第５図は
第４図の一部分の構成の変形例を記載した図、第６図は
第２図の一部分（出力側の信号割付回路）を更に詳細に
記載した図、第７図は第６図の構成の一部分を更に詳細
に記載した図、第８図と第９図は第３図に示す入力側の
信号割付回路の別の実施例を記載した図、第１０図は第
６図に示す出力側の信号割付回路の別の実施例を記載し
た図、第１１図はディスプレイ装置の制御機能例を示し
た図、第１２図は本発明の一適用例を示す図である。 １０・・・入力側の信号割付回路、２０・・・出力側の
信号割付回路、５００・・・マイクロプロセッサー、１
０１・・・アドレスデコーダ、１１１〜１１４・・・ア
サインレジスタ、１２１〜１２４・・・分配回路、１０
２・・・集合回路、２０１・・・アドレスデコーダ、２
１１〜２１４・・・アサインレジスタ、２２１〜２２４
・・・分配回路、２０２・・・集合回路。

Claims (1)

【特許請求の範囲】
1. １ 内部に複数の制御機能モジュールを有し、複数の入
   力端子から入力される各ディジタル信号が前記複数の制
   御機能モジュールのうちどのモジュールを制御するため
   の信号であるかを割付ける第１の割付回路、前記複数の
   制御機能モジュールから出力される内部の各出力信号を
   複数の出力端子のうちどの出力端子の出力信号として出
   力するかを割付ける第２の信号割付回路のうち、少なく
   ともいずれかひとつの信号割付回路を内部に設けたディ
   ジタル装置において、前記複数の制御機能モジュールを
   前記入力側又は出力端子数より多く設け、前記第１及び
   第２の信号割付回路の内部に割付を設定する割付設定手
   段を設けて、該割付設定手段に設定された割付データに
   基づき、前記複数の制御機能モジュールを前記入力又は
   出力端子に対する信号に対して任意に割付けることを特
   徴とするディジタル装置。