JPS6043036B2 - サイリスタ - Google Patents
サイリスタInfo
- Publication number
- JPS6043036B2 JPS6043036B2 JP55158065A JP15806580A JPS6043036B2 JP S6043036 B2 JPS6043036 B2 JP S6043036B2 JP 55158065 A JP55158065 A JP 55158065A JP 15806580 A JP15806580 A JP 15806580A JP S6043036 B2 JPS6043036 B2 JP S6043036B2
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- electrode
- layer
- base layer
- thyristor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
- H10D18/65—Gate-turn-off devices with turn-off by field effect
- H10D18/655—Gate-turn-off devices with turn-off by field effect produced by insulated gate structures
Landscapes
- Thyristors (AREA)
Description
【発明の詳細な説明】
本発明は外側にある第一の電極を備えたＮエミッタ層
、外側にある第二の電極を備えたＰエミッタ層およびこ
れらの層にそれぞれ隣接するベース層を含む半導体基板
と、この半導体基板の表面に配置され、両エミッタ層の
一つと隣接するベース層の間のＰＮ接合を選択的に低抵
抗に橋絡することによりサイリスタの導通をオフにする
ことができるエミッタショート回路を備えたサイリスタ
に関する。
、外側にある第二の電極を備えたＰエミッタ層およびこ
れらの層にそれぞれ隣接するベース層を含む半導体基板
と、この半導体基板の表面に配置され、両エミッタ層の
一つと隣接するベース層の間のＰＮ接合を選択的に低抵
抗に橋絡することによりサイリスタの導通をオフにする
ことができるエミッタショート回路を備えたサイリスタ
に関する。
このようなサイリスタは米国特許第３２４３６６９号
明細書から公知である。
明細書から公知である。
それにおいては制御可能なエミッタショート部はカソー
ド（アノード）と接続された第一の導電形の半導体領域
、ベース層と接続された第一の導電形の第二の半導体領
域およびこれらの領域の間に存在する第二の導電形の中
間層からなり、その場合中間層はサイリスタの界面に配
置され薄い電気絶縁層によつてそれと分離された制御端
子を備えたゲートによつて覆われＪている。 制御端子
への制御電圧の印加によつて行われるエミッタショート
部のターンオフの際にサイリスタはオン状態から順方向
に印加された電圧に拘らず負荷電流が実際上流れないオ
フ状態に転換される。
ド（アノード）と接続された第一の導電形の半導体領域
、ベース層と接続された第一の導電形の第二の半導体領
域およびこれらの領域の間に存在する第二の導電形の中
間層からなり、その場合中間層はサイリスタの界面に配
置され薄い電気絶縁層によつてそれと分離された制御端
子を備えたゲートによつて覆われＪている。 制御端子
への制御電圧の印加によつて行われるエミッタショート
部のターンオフの際にサイリスタはオン状態から順方向
に印加された電圧に拘らず負荷電流が実際上流れないオ
フ状態に転換される。
オフ状態からオン状態への転換は絶縁ゲートを介して制
御されるサイリスタの内側にある両ベース層の間のＰＮ
接合を橋絡する別の短絡構造のゲートへの第二の制御電
圧の印加によつて行われる。その短絡構造は勿論比較的
高い接続費用を前提とする。そのほかに時間的に引つづ
いて同調されねばならぬ二つの制御電圧には困難が結び
付く。本発明の目的は簡単な構成で簡単な方法で作動で
きる最初に述べた種類のサイリスタを提供することにあ
る。
御されるサイリスタの内側にある両ベース層の間のＰＮ
接合を橋絡する別の短絡構造のゲートへの第二の制御電
圧の印加によつて行われる。その短絡構造は勿論比較的
高い接続費用を前提とする。そのほかに時間的に引つづ
いて同調されねばならぬ二つの制御電圧には困難が結び
付く。本発明の目的は簡単な構成で簡単な方法で作動で
きる最初に述べた種類のサイリスタを提供することにあ
る。
この目的はＮエミッタ層（Ｐエミッタ層）が複数の条状
エミッタ領域に分割され、この分割された各部分は互い
に導電的に配線接続されて第一（第二）電極を形成し、
また互いに導電的に接続された複数の条状短絡電極が、
前記エミッタ領域に沿つて設けられ、それぞれのエミッ
タ領域の内側において、半導体基板の表面まで延びてい
る隣接ベース層の部分に接触し、さらにこのベース層に
接触された短絡電極は前記第一（第二）電極の各部分と
制御可能な電界効果トランジスタを介して配線接続され
、ベース層またはその一つの区域が点弧回路のための端
子を有する点弧電極を備え、前記制御可能な電界効果ト
ランジスタが前記点弧回路と接続された制御入力端子を
有することにより達成される。
エミッタ領域に分割され、この分割された各部分は互い
に導電的に配線接続されて第一（第二）電極を形成し、
また互いに導電的に接続された複数の条状短絡電極が、
前記エミッタ領域に沿つて設けられ、それぞれのエミッ
タ領域の内側において、半導体基板の表面まで延びてい
る隣接ベース層の部分に接触し、さらにこのベース層に
接触された短絡電極は前記第一（第二）電極の各部分と
制御可能な電界効果トランジスタを介して配線接続され
、ベース層またはその一つの区域が点弧回路のための端
子を有する点弧電極を備え、前記制御可能な電界効果ト
ランジスタが前記点弧回路と接続された制御入力端子を
有することにより達成される。
本発明によつて得られる利益は特にサイリスタのオン状
態からオフ状態へのターンオフおよびその逆がサイリス
タの表面上に設けられた同一の短絡構造によつてその都
度行われることにある。
態からオフ状態へのターンオフおよびその逆がサイリス
タの表面上に設けられた同一の短絡構造によつてその都
度行われることにある。
本発明を以下図を引用して詳細に説明する。第１図およ
び第２図に示されたサイリスタは、例えば下一ピングさ
れたシリコンからなる交互に異ある導電形の半導体層１
ないし４を備えた半導体素体を有する。それにおいてエ
ミッタ区域１ａ。ないし１ｄからなる外側にあるＮ形層
１がＮエミッタ層と呼ばれ、外側にあるＰ形層４がＰエ
ミッタ層と呼ばれる。Ｐ形層２とＮ形層３はいわゆるベ
ース層を形成する。Ｐエミッタ層４はアノード端子Ａを
有するアノード５を備えている。エミツ・夕区域１ａな
いし１ｄは第２図には上下に通る条として見られ、それ
は互に平行に位置し環状構造６の内側に配置されている
。この環状構造は、第２図で上下に通る連結路７ないし
９によつて完成される短絡電極の外側部分を形成する。
この連結路はそれぞれ条状のＮエミッタ区域１ａないし
１ｄにならんで通る短絡電極を形成する。見やすくする
ために部分６ないし９を第２図では斜線を引いて示して
いる。第２図のＩ−１線断面図を示す第１図から、条状
のＮエミッタ区域１ａないし１ｄは相互に配線により導
電接続され共通のカソード端子Ｋに導かれるカソード部
分１０ないし１３によつて覆われＪている。
び第２図に示されたサイリスタは、例えば下一ピングさ
れたシリコンからなる交互に異ある導電形の半導体層１
ないし４を備えた半導体素体を有する。それにおいてエ
ミッタ区域１ａ。ないし１ｄからなる外側にあるＮ形層
１がＮエミッタ層と呼ばれ、外側にあるＰ形層４がＰエ
ミッタ層と呼ばれる。Ｐ形層２とＮ形層３はいわゆるベ
ース層を形成する。Ｐエミッタ層４はアノード端子Ａを
有するアノード５を備えている。エミツ・夕区域１ａな
いし１ｄは第２図には上下に通る条として見られ、それ
は互に平行に位置し環状構造６の内側に配置されている
。この環状構造は、第２図で上下に通る連結路７ないし
９によつて完成される短絡電極の外側部分を形成する。
この連結路はそれぞれ条状のＮエミッタ区域１ａないし
１ｄにならんで通る短絡電極を形成する。見やすくする
ために部分６ないし９を第２図では斜線を引いて示して
いる。第２図のＩ−１線断面図を示す第１図から、条状
のＮエミッタ区域１ａないし１ｄは相互に配線により導
電接続され共通のカソード端子Ｋに導かれるカソード部
分１０ないし１３によつて覆われＪている。
短絡電極７ないし９はそれぞれ表面Ｆまで延びるベース
層２の各部分に設けられている。相互にそして部分６と
導電接続された部分７ないし９は電子スイッチ例えば電
界効果トランジスタ１４の第一端子に導かれ、電子スイ
ッチの第二端．子は共通のカソード端子Ｋと接続されて
いる。制御電圧Ｕ１を電子スイッチ１４の制御端子Ｇに
印加すると、電子スイッチ１４は閉じ、その際エミッタ
区域１ａないし１ｄとベース層２の間のＰＮ接合はスイ
ッチ１４を介してそれぞれ短絡され”る。それによりサ
イリスタは、端子ＡおよびＫに順方向の極性の電圧にも
拘らす実際上負荷電流が流れないオフ状態にある。熱的
に発生した正孔はベース層２からカソードに向つて導か
れるので、Ｎエミッタ区域１ａないし１ｄからはベース
層２にキャリヤは注入されない。環６の内側の短絡電極
７ないし９が一様に分布している場合には、望まない点
弧現象に対するサイリスタの良好な安定性が生ずる。丁
度時点ｔ１に至つた時にＧの制御電圧Ｕ１をオフすると
スイッチ１４は開き、それによつてエミッタ短絡は効力
がなくなる。その結果サイリスタの点弧が起こる。それ
に応じて負荷電流はＡおよびＫに接続された負荷回路を
低抵抗のサイリスタを介して流れる。サイリスタのター
ンオフは時点ちに至つてＧＩＣＵ１を改めて印加するこ
とによつて行われる。ＡおよびＫに交流電圧がかかつて
いる場合には、Ｕ１の印加の前に零電位通過が起こり、
それによつて同様にターンオフが行われる。本発明の発
展によりスイッチ１４に直列に、スイッチ１４が閉じた
場合に１ａないし１ｄと２の間のＰＮ接合にそれぞれ逆
方向に電圧がかかるような極性の直流電源１５を備える
ならば、ターンオフ動作が促進されオフ状態におけるよ
り良好な阻止特性が得られる。
層２の各部分に設けられている。相互にそして部分６と
導電接続された部分７ないし９は電子スイッチ例えば電
界効果トランジスタ１４の第一端子に導かれ、電子スイ
ッチの第二端．子は共通のカソード端子Ｋと接続されて
いる。制御電圧Ｕ１を電子スイッチ１４の制御端子Ｇに
印加すると、電子スイッチ１４は閉じ、その際エミッタ
区域１ａないし１ｄとベース層２の間のＰＮ接合はスイ
ッチ１４を介してそれぞれ短絡され”る。それによりサ
イリスタは、端子ＡおよびＫに順方向の極性の電圧にも
拘らす実際上負荷電流が流れないオフ状態にある。熱的
に発生した正孔はベース層２からカソードに向つて導か
れるので、Ｎエミッタ区域１ａないし１ｄからはベース
層２にキャリヤは注入されない。環６の内側の短絡電極
７ないし９が一様に分布している場合には、望まない点
弧現象に対するサイリスタの良好な安定性が生ずる。丁
度時点ｔ１に至つた時にＧの制御電圧Ｕ１をオフすると
スイッチ１４は開き、それによつてエミッタ短絡は効力
がなくなる。その結果サイリスタの点弧が起こる。それ
に応じて負荷電流はＡおよびＫに接続された負荷回路を
低抵抗のサイリスタを介して流れる。サイリスタのター
ンオフは時点ちに至つてＧＩＣＵ１を改めて印加するこ
とによつて行われる。ＡおよびＫに交流電圧がかかつて
いる場合には、Ｕ１の印加の前に零電位通過が起こり、
それによつて同様にターンオフが行われる。本発明の発
展によりスイッチ１４に直列に、スイッチ１４が閉じた
場合に１ａないし１ｄと２の間のＰＮ接合にそれぞれ逆
方向に電圧がかかるような極性の直流電源１５を備える
ならば、ターンオフ動作が促進されオフ状態におけるよ
り良好な阻止特性が得られる。
点弧過程の促進のためには、第１図に示す回路を短絡電
極、例えば８が第１図に破線で図示したように他のもの
と分離されるように変更することがさらに有効である。
極、例えば８が第１図に破線で図示したように他のもの
と分離されるように変更することがさらに有効である。
分離された電極をそれから点弧電流回路Ｚ１の端子Ｚに
接続する。それによつて電極８は点弧電極として働く。
場合によつては電極８も部分６，７および９と接続した
ままでもよく、その際はそれらの部分も点弧電極として
働く。Ｚ１によつて与えられる点弧パルスＰ１は時点ち
にベース層２に供給される。第３図は本発明の他の実施
例を示す。
接続する。それによつて電極８は点弧電極として働く。
場合によつては電極８も部分６，７および９と接続した
ままでもよく、その際はそれらの部分も点弧電極として
働く。Ｚ１によつて与えられる点弧パルスＰ１は時点ち
にベース層２に供給される。第３図は本発明の他の実施
例を示す。
それは部分１０ないし１３がもはやカソード端子Ｋと接
続されていないて補助エミッタ電極の部分を形成する点
で第１図と異なる。外側の環６はなく、この場合部分１
０の左縁はＮエミッタ区域１ａの左縁を超えてそこに位
置する１ａと２の間のＰＮ接合を橋絡するに至るまで延
長されている。同じことが１ｄの右縁におけるＰＮ接合
を橋絡する１３の右縁に対してもあてはまる。さらに第
３図においては主エミッタ層１６および１７が備えられ
、それはカソードの部分１８，１９によつて覆われてい
る。部分１８，１９は共通のカソード端子Ｋに導かれて
いる。主エミッタ層１６，１７は、ベース層２の表面Ｆ
まで延びここで部分１８，１９と接続されている領域に
よつて貫通されている。区域２０はサイリスタのオフ状
態では望ましくない主エミッタ層中の点弧動作を妨げる
固定エミッタショート部を形成する。電子スイッチ１４
は端子Ｇへの制御電圧の印加がなければ閉じた状態にあ
るように形成されるのが有効である。スイッチ１４が閉
じた場合にはベース層２と補助エミッタ区域１ａないし
１ｄの間のＰｎ接合は低抵抗に橋絡されるので、補助エ
ミッタ区域の領域内には補助電流が構成されない。
続されていないて補助エミッタ電極の部分を形成する点
で第１図と異なる。外側の環６はなく、この場合部分１
０の左縁はＮエミッタ区域１ａの左縁を超えてそこに位
置する１ａと２の間のＰＮ接合を橋絡するに至るまで延
長されている。同じことが１ｄの右縁におけるＰＮ接合
を橋絡する１３の右縁に対してもあてはまる。さらに第
３図においては主エミッタ層１６および１７が備えられ
、それはカソードの部分１８，１９によつて覆われてい
る。部分１８，１９は共通のカソード端子Ｋに導かれて
いる。主エミッタ層１６，１７は、ベース層２の表面Ｆ
まで延びここで部分１８，１９と接続されている領域に
よつて貫通されている。区域２０はサイリスタのオフ状
態では望ましくない主エミッタ層中の点弧動作を妨げる
固定エミッタショート部を形成する。電子スイッチ１４
は端子Ｇへの制御電圧の印加がなければ閉じた状態にあ
るように形成されるのが有効である。スイッチ１４が閉
じた場合にはベース層２と補助エミッタ区域１ａないし
１ｄの間のＰｎ接合は低抵抗に橋絡されるので、補助エ
ミッタ区域の領域内には補助電流が構成されない。
ゲートＧへの電圧パルスＰ１の印加の際にスイッチ１４
が開き、橋絡が除去され、部分１０と１３の延長された
縁区域を介して主エミッタ領域１８および１９に向けら
れそこで急速な点弧動作をひき起こす補助エミッタ電流
が生ずる。それによつてサイリスタはＡとＫの間に負荷
電流が流れる導通状態に転換される。立下りＰ１の後ス
イッチ１４が再び閉じ補助エミッタ電流が中断された時
も、Ｎ主エミッタ層を介して流れる主電流は継続する。
アノードカソード間の電圧がしや断された時または交流
電圧が扱われるならばその電圧のすぐ次の零電位通過に
よつてサイリスタはその時始めてオフ状態に転換される
。第１図を引用して取扱われた区域１ａないし１ｄと層
２の間のＰｎ葬合に逆方向電圧をかける電源１５の接続
による安定性の改善は第３図に示す実施例に対しても意
味がある。
が開き、橋絡が除去され、部分１０と１３の延長された
縁区域を介して主エミッタ領域１８および１９に向けら
れそこで急速な点弧動作をひき起こす補助エミッタ電流
が生ずる。それによつてサイリスタはＡとＫの間に負荷
電流が流れる導通状態に転換される。立下りＰ１の後ス
イッチ１４が再び閉じ補助エミッタ電流が中断された時
も、Ｎ主エミッタ層を介して流れる主電流は継続する。
アノードカソード間の電圧がしや断された時または交流
電圧が扱われるならばその電圧のすぐ次の零電位通過に
よつてサイリスタはその時始めてオフ状態に転換される
。第１図を引用して取扱われた区域１ａないし１ｄと層
２の間のＰｎ葬合に逆方向電圧をかける電源１５の接続
による安定性の改善は第３図に示す実施例に対しても意
味がある。
さらにここでも既に述べた点弧電流回路Ｚ１の接続によ
り点弧動作の促進が得られる。
り点弧動作の促進が得られる。
その場合Ｇを点弧電流回路Ｚ１の端子Ｚと接続すること
ができる。この場合にベース層２への点弧電流の供給の
際にＺに取出すことのできるパルスＰ１としてのパルス
電圧が用いられる。補助エミッタ区域を備えたサイリス
タは書籍、半導体電子工学シリーズ第５巻、スペンケ（
Ｅ．Ｓｐｅｎｋ）著「Ｐｎ接合（Ｐｎ−Ｕｂｅｒｇａｎ
ｇｅ）」ベルリン、スプリンゲル出版社（Ｓｐｒｉｎ？
ＲＶｅｒｌａｇ）１９７咋出版、第１２３および１２４
頁に記載されている。
ができる。この場合にベース層２への点弧電流の供給の
際にＺに取出すことのできるパルスＰ１としてのパルス
電圧が用いられる。補助エミッタ区域を備えたサイリス
タは書籍、半導体電子工学シリーズ第５巻、スペンケ（
Ｅ．Ｓｐｅｎｋ）著「Ｐｎ接合（Ｐｎ−Ｕｂｅｒｇａｎ
ｇｅ）」ベルリン、スプリンゲル出版社（Ｓｐｒｉｎ？
ＲＶｅｒｌａｇ）１９７咋出版、第１２３および１２４
頁に記載されている。
スイッチ１４はサイリスタの半導体素体中に有利に集積
できるＭＩＳ電界効果トランジスタからなるのが有効で
ある。
できるＭＩＳ電界効果トランジスタからなるのが有効で
ある。
以上述べられた本発明の実施形式からはずれてオフでき
るエミッタショート部をＰエミッタ層４に付属させても
よい。
るエミッタショート部をＰエミッタ層４に付属させても
よい。
そのようなサイリスタ構造の説明のためには、第１図お
よび第３図が、符号ＡおよびＫを互に交換し、半導体の
各部全体を反対の導電形を備え、用いられる電圧もしく
はパルス電圧を逆極性にするならば役立つ。
よび第３図が、符号ＡおよびＫを互に交換し、半導体の
各部全体を反対の導電形を備え、用いられる電圧もしく
はパルス電圧を逆極性にするならば役立つ。
第１図は本発明の一実施例の第２図のＩ−１線断面図、
第２図はその平面図、第３図は他の実施例の断面図であ
る。 １ａ，１ｂ，１ｃ，１ｄ・・・・・・エミッタ区域、２
・・・ｐベース層、３・・・・・・ｎベース層、６，７
，８，９・・・・・・短絡電極、１０，１１，１２，１
３・・・・・エミッタ電極、１４・・・・・・電界効果
トランジスｌ夕、１６，１７・・・・・・主エミッタ層
、Ｆ・・・・・・半導体基板表面、２１・・・・・点弧
回路。
第２図はその平面図、第３図は他の実施例の断面図であ
る。 １ａ，１ｂ，１ｃ，１ｄ・・・・・・エミッタ区域、２
・・・ｐベース層、３・・・・・・ｎベース層、６，７
，８，９・・・・・・短絡電極、１０，１１，１２，１
３・・・・・エミッタ電極、１４・・・・・・電界効果
トランジスｌ夕、１６，１７・・・・・・主エミッタ層
、Ｆ・・・・・・半導体基板表面、２１・・・・・点弧
回路。
Claims (1)
- １ 外側にある第一の電極を備えたＮエミッタ層、外側
にある第二の電極を備えたＰエミッタ層およびこれらの
層にそれぞれ隣接するベース層を含む半導体基板と、こ
の半導体基板の表面に配置され、両エミッタ層の一つと
隣接するベース層の間のＰＮ接合を選択的に低抵抗に橋
絡することによりサイリスタの導通をオフにすることが
できるエミッタショート回路を備えたものにおいて、Ｎ
エミッタ層（Ｐエミッタ層）が複数の条状エミッタ領域
に分割され、この分割された各部分は互いに導電的に配
線接続されて第一（第二）電極を形成し、また互いに導
電的に接続された複数の条状短絡電極が、前記エミッタ
領域に沿つて設けられ、それぞれのエミッタ領域の内側
において半導体基板の表面まで延びている隣接ベース層
の部分に接触し、さらにこのベース層に接触された短絡
電極は前記第一（第二）電極の各部分と制御可能な電界
効果トランジスタを介して配線接続され、ベース層また
はその一つの区域が点弧回路のための端子を有する点弧
電極を備え、前記制御可能な電界効果トランジスタが前
記点弧回路と接続された制御入力端子を有することを特
徴とするサイリスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19792945391 DE2945391A1 (de) | 1979-11-09 | 1979-11-09 | Thyristor mit einem abschaltbaren emitter-kurzschluss |
| DE2945391.6 | 1979-11-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5683069A JPS5683069A (en) | 1981-07-07 |
| JPS6043036B2 true JPS6043036B2 (ja) | 1985-09-26 |
Family
ID=6085631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55158065A Expired JPS6043036B2 (ja) | 1979-11-09 | 1980-11-10 | サイリスタ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS6043036B2 (ja) |
| DE (1) | DE2945391A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3118353A1 (de) * | 1979-11-09 | 1982-12-09 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit abschaltbarem emitter-kurzschluss |
| DE3112940A1 (de) * | 1981-03-31 | 1982-10-07 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit anschaltbarer innerer stromverstaerkerung und verfahren zu seinem betrieb |
| FR2536909A1 (fr) * | 1982-11-25 | 1984-06-01 | Centre Nat Rech Scient | Structure de thyristor a allumage intrinseque et son application a la realisation d'un dispositif bidirectionnel |
| JPS61285821A (ja) * | 1985-06-11 | 1986-12-16 | シ−メンス、アクチエンゲゼルシヤフト | 電子スイツチ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL293292A (ja) * | 1962-06-11 | |||
| DE1564185B2 (de) * | 1966-09-22 | 1972-11-23 | International Rectifier Corp., El Segundo, Calif. (V.St A.) | Schaltungsanordnung fuer einen steuerbaren halbleitergleichrichter sowie steuerbare halbleitergleichrichter hierzu |
| DE2201041C3 (de) * | 1972-01-11 | 1980-08-07 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Thyristor |
-
1979
- 1979-11-09 DE DE19792945391 patent/DE2945391A1/de not_active Withdrawn
-
1980
- 1980-11-10 JP JP55158065A patent/JPS6043036B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5683069A (en) | 1981-07-07 |
| DE2945391A1 (de) | 1981-05-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0312783B2 (ja) | ||
| CA1145058A (en) | Triac having a multi-layer semiconductor body | |
| US4613766A (en) | Thyristor having controllable emitter short circuits | |
| US4612449A (en) | Thyristor having a secondary emitter electrode and a method for operating the same | |
| JP2766071B2 (ja) | 複合半導体装置及びそれを使つた電力変換装置 | |
| JP2572210B2 (ja) | 縦型パワ−ｍｏｓ電界効果型半導体装置 | |
| KR20030065586A (ko) | 펄스 쌍안정 양방향 전자 스위치 | |
| EP0065346A2 (en) | Semiconductor switching device | |
| JPH0122748B2 (ja) | ||
| JPS6043036B2 (ja) | サイリスタ | |
| JPS637471B2 (ja) | ||
| US4458408A (en) | Method for making a light-activated line-operable zero-crossing switch | |
| US3350611A (en) | Gate fired bidirectional switch | |
| US3372318A (en) | Semiconductor switches | |
| JPS6155260B2 (ja) | ||
| JP2513665B2 (ja) | 絶縁ゲ−ト型サイリスタ | |
| JPH0345536B2 (ja) | ||
| JP3146650B2 (ja) | パワー集積回路 | |
| JPH01171273A (ja) | 双方向性半導体スイッチング素子 | |
| JPS6123666B2 (ja) | ||
| JPH02285677A (ja) | ゲートターンオフサイリスタ | |
| JPH0369181B2 (ja) | ||
| JPH0139226B2 (ja) | ||
| JPS59225A (ja) | 双方向性制御回路 | |
| JP2797890B2 (ja) | 複合半導体装置 |