JPS6045034A - 半導岩集積回路 - Google Patents
半導岩集積回路Info
- Publication number
- JPS6045034A JPS6045034A JP58153554A JP15355483A JPS6045034A JP S6045034 A JPS6045034 A JP S6045034A JP 58153554 A JP58153554 A JP 58153554A JP 15355483 A JP15355483 A JP 15355483A JP S6045034 A JPS6045034 A JP S6045034A
- Authority
- JP
- Japan
- Prior art keywords
- region
- island
- grounded
- island region
- parasitic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/031—Manufacture or treatment of isolation regions comprising PN junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/30—Isolation regions comprising PN junctions
Landscapes
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はザイリスタ寄生効果を除去する半導体シ１さ積
回路に関する。
回路に関する。
（ロ）従来技術
従来の半シ１７体集積１！１１路では第１図圧示す如く
、■）型の竿導体基板ｍと、その上に１′ＲＭされるＮ
型のエピタキシャル層（２）と、エピタキシャル層（２
）を各島領域（３）（４１に上下分離するＰ 型分離領
域（５）と、各島領域（３１（４１の底部に設けたＮ
型埋め込み層（６）と、第１の島領域ｆ３） Ｋ形成さ
れるＰ 型コレクタ領域（７）Ｐ 型コレクタ導出領域
（８）Ｎ型ベース領域＋ ＋９）ＮＷベースコンタクト領域００）およびＰ型エミ
ッタ領域α１）より構成される縦型ＰＮＰ ）ランリス
ク（１２と、隣接する第２の島領域（４）に形成される
Ｐ型ベース領域０３）Ｎ＋型エミッタ領域（１４）より
成る二重拡散領域（１（ト）とより構成されている。
、■）型の竿導体基板ｍと、その上に１′ＲＭされるＮ
型のエピタキシャル層（２）と、エピタキシャル層（２
）を各島領域（３）（４１に上下分離するＰ 型分離領
域（５）と、各島領域（３１（４１の底部に設けたＮ
型埋め込み層（６）と、第１の島領域ｆ３） Ｋ形成さ
れるＰ 型コレクタ領域（７）Ｐ 型コレクタ導出領域
（８）Ｎ型ベース領域＋ ＋９）ＮＷベースコンタクト領域００）およびＰ型エミ
ッタ領域α１）より構成される縦型ＰＮＰ ）ランリス
ク（１２と、隣接する第２の島領域（４）に形成される
Ｐ型ベース領域０３）Ｎ＋型エミッタ領域（１４）より
成る二重拡散領域（１（ト）とより構成されている。
斯る半導体集積回路では縦型ＰＮＩ〕トランジスタα２
のエミッタ領域α１）が高知１位にバイアスされ、二重
拡散領域０９のエミッタ領域（１４）が低１ｂ１位にバ
イアスされると、縦型ＰＮＰ ）ランリスクのエミッタ
領域（１１）ペース領域（９）コレクタ領域（７）第１
０島領域（３）分離領域（５）第２の島領域（４）およ
び二重拡散領域（１四でＰＮＰＮＰＮＰＮの自己バイア
ス型の寄生サイリスクが形成され、寄生ザイリスタがタ
ーンオンすると矢印の如く寄生ｍ、流ｈ″−流れる。
のエミッタ領域α１）が高知１位にバイアスされ、二重
拡散領域０９のエミッタ領域（１４）が低１ｂ１位にバ
イアスされると、縦型ＰＮＰ ）ランリスクのエミッタ
領域（１１）ペース領域（９）コレクタ領域（７）第１
０島領域（３）分離領域（５）第２の島領域（４）およ
び二重拡散領域（１四でＰＮＰＮＰＮＰＮの自己バイア
ス型の寄生サイリスクが形成され、寄生ザイリスタがタ
ーンオンすると矢印の如く寄生ｍ、流ｈ″−流れる。
第２図は寄生サイリスクの等価回路図である。
ＩＩ＋ 、１は縦型１３ＮＰトランジスタ（１２）のエ
ミッタ領域０１）ベース領域（９）およびコレクタ領域
（７）で形成される本来のＰＮＰ）ランリスクである。
ミッタ領域０１）ベース領域（９）およびコレクタ領域
（７）で形成される本来のＰＮＰ）ランリスクである。
１゛ｒ、はベース領域（９）コレクタ領域（７）および
第１の島領域（３）の縦型ＰＮＩ）トランジスタ（１２
の外側のエピタキシャル層（２）で形成されるＮＰＮ
）ランリスクである。
第１の島領域（３）の縦型ＰＮＩ）トランジスタ（１２
の外側のエピタキシャル層（２）で形成されるＮＰＮ
）ランリスクである。
Ｉｌｌ、、はコレクタ領域（７）上記した外側のエピタ
キシャル／Ｍ （２＋および分離領域（５）で形成され
るＰＮＰトランジスタである。Ｔｒ４は前述した外側の
エピタキシャル層（２）分離領域（５）および第２の島
領域（４）で形成されるＮＰＮ）ランリスクである。Ｔ
ｒ ５は分離領域（５）第２の島領域（４）および二
重拡散領域◇９のベース領域（１３＋で形成されるＰＮ
Ｐトランジスタである。Ｔｒ６は第２の島領域（４）お
よび二重拡散領域（１５１で形成されるＮＰＮ）ランリ
スクである。
キシャル／Ｍ （２＋および分離領域（５）で形成され
るＰＮＰトランジスタである。Ｔｒ４は前述した外側の
エピタキシャル層（２）分離領域（５）および第２の島
領域（４）で形成されるＮＰＮ）ランリスクである。Ｔ
ｒ ５は分離領域（５）第２の島領域（４）および二
重拡散領域◇９のベース領域（１３＋で形成されるＰＮ
Ｐトランジスタである。Ｔｒ６は第２の島領域（４）お
よび二重拡散領域（１５１で形成されるＮＰＮ）ランリ
スクである。
ｌ４ｌｒる寄生サイリスタ効果を有効に防止するため忙
従来では前述した第１の島領域（３）の外側のエピタキ
シャル層（２）を電源電圧につっていた。しかしながら
この方法では電源ラインを引き回す必要があり、集積度
の点で障害となる。
従来では前述した第１の島領域（３）の外側のエピタキ
シャル層（２）を電源電圧につっていた。しかしながら
この方法では電源ラインを引き回す必要があり、集積度
の点で障害となる。
（ハ）発明の目的
本発明は指点に鑑みてなされ、寄生効果を完全ＶＣ月つ
簡岸忙防止できる半導体集積回路を提供するものである
。
簡岸忙防止できる半導体集積回路を提供するものである
。
に）発明の構成
本発明に依る半導体集積回路は第３図圧示す如（、−導
電型の半導体基板ｃ！１）と、その上Ｋｆｆｔ層される
逆導電型のエピタキシャル７Ｍ（２２と、エピタキシャ
ル層Ｑ′ＩＪを複数の島領域Ｑ並（イ）に上下分離する
一導電型の分離領域（ハ）と、第１の島領域Ｑ１に設し
ｙ゛た縦型ＰＮＰ ）ランリスクＧ２と、隣接する第２
の島領域ｃ！４）に設けた二重拡散領域（ト）とを具備
し、第１の島領域ｅ漠と第２の島領域Ｑ４）間の分離領
域Ｑ５）を接地して構成される。
電型の半導体基板ｃ！１）と、その上Ｋｆｆｔ層される
逆導電型のエピタキシャル７Ｍ（２２と、エピタキシャ
ル層Ｑ′ＩＪを複数の島領域Ｑ並（イ）に上下分離する
一導電型の分離領域（ハ）と、第１の島領域Ｑ１に設し
ｙ゛た縦型ＰＮＰ ）ランリスクＧ２と、隣接する第２
の島領域ｃ！４）に設けた二重拡散領域（ト）とを具備
し、第１の島領域ｅ漠と第２の島領域Ｑ４）間の分離領
域Ｑ５）を接地して構成される。
（ホ）実施例
本実施例では第３図に示す如く、■）型のシリコン半導
体基板Ｑ１）十にＮ型のシリコンエピタキシャル層Ｑ邊
を形成し、このエピタキシャル層（２乃をＰ１型の分離
領域（ハ）で上下分離して各島領域Ｃ２３）（２４＋を
形成する。各島領域（Ｉｌｌ、’ｌ）Ｃ！４１の底部に
はＮ 型の埋め込み層（４）が設けられている。第１の
島領域Ｑ、勢には埋め込み層（イ）上に設けたＰ 型の
コレクタ領域ＣＩ！ηと表面よりコレクタ領域Ｑηに達
するＰ のコレクタ導出領域（ハ）とコレクタ領域（５
）およびコレクタ導出領域Ｑ樽で囲まれたベース領域０
１とＮ 型のベースコンタクト領域（ト）とＰ 型のエ
ミッタ領域０１）で形成される縦型ＰＮＰ）ランリスク
Ｃ（２を設ける。隣接する第２の島領域Ｃ２４はエピタ
キシャルＷＪ（社）にＰ型のベース領域（３４）とＮ
型のエミッタ領域Ｉ３つより成る二重拡散領域（至）を
設ける。
体基板Ｑ１）十にＮ型のシリコンエピタキシャル層Ｑ邊
を形成し、このエピタキシャル層（２乃をＰ１型の分離
領域（ハ）で上下分離して各島領域Ｃ２３）（２４＋を
形成する。各島領域（Ｉｌｌ、’ｌ）Ｃ！４１の底部に
はＮ 型の埋め込み層（４）が設けられている。第１の
島領域Ｑ、勢には埋め込み層（イ）上に設けたＰ 型の
コレクタ領域ＣＩ！ηと表面よりコレクタ領域Ｑηに達
するＰ のコレクタ導出領域（ハ）とコレクタ領域（５
）およびコレクタ導出領域Ｑ樽で囲まれたベース領域０
１とＮ 型のベースコンタクト領域（ト）とＰ 型のエ
ミッタ領域０１）で形成される縦型ＰＮＰ）ランリスク
Ｃ（２を設ける。隣接する第２の島領域Ｃ２４はエピタ
キシャルＷＪ（社）にＰ型のベース領域（３４）とＮ
型のエミッタ領域Ｉ３つより成る二重拡散領域（至）を
設ける。
本発明の特徴は第１の島領域（至）と第２の島領域（２
４）間にある分離領域（ハ）を接地することにある。分
離領域（ハ）の一端あるいは両端には分離領域（ハ）と
オーミック接触した接地電極（へ）を他の所望の電極と
同時にアルミニウム蒸着によって形成し、接地電位に接
続されている。
４）間にある分離領域（ハ）を接地することにある。分
離領域（ハ）の一端あるいは両端には分離領域（ハ）と
オーミック接触した接地電極（へ）を他の所望の電極と
同時にアルミニウム蒸着によって形成し、接地電位に接
続されている。
指上の構造の等価回路を第４図に示す。第４図において
”＋ ｓ Ｔｒ２、Ｔｒ３、Ｔｒ４ 、 Ｔｒ５ 、
Ｔｒ６は第２図と同一のものであり、Ｔｒ３のコレクタ
Ｔｒ４０ペースおよびｌ１ｌｒ、のエミッタの電位と接
地することになる。この結果寄生サイリスクのゲートに
あたる部分が接地されて自己バイアスがかからなくなる
ので、寄生サイリスタ効果を完全に肋」１−できる。
”＋ ｓ Ｔｒ２、Ｔｒ３、Ｔｒ４ 、 Ｔｒ５ 、
Ｔｒ６は第２図と同一のものであり、Ｔｒ３のコレクタ
Ｔｒ４０ペースおよびｌ１ｌｒ、のエミッタの電位と接
地することになる。この結果寄生サイリスクのゲートに
あたる部分が接地されて自己バイアスがかからなくなる
ので、寄生サイリスタ効果を完全に肋」１−できる。
なお接地電極Ｉ３鼾ま第１あるいは第２の島領域ｔ７′
ＩＱ４を略完全に囲むように設けてもｆ４い。
ＩＱ４を略完全に囲むように設けてもｆ４い。
（へ）本発明の効果
本発明に依れば寄生サイリスク効果を接地電極０濁のみ
で容易に防止でき、寄生効果の防止のための余分のスペ
ースを排除して半導体集積回路の集積度を向上できる。
で容易に防止でき、寄生効果の防止のための余分のスペ
ースを排除して半導体集積回路の集積度を向上できる。
また接地第１極（３りは従来よりある分離領域ＱＱ上に
形成でき且つ形成のための伺Ｌ）付加的工程を必要とし
ないので、現行の半導体集積回路に容易に適用できる。
形成でき且つ形成のための伺Ｌ）付加的工程を必要とし
ないので、現行の半導体集積回路に容易に適用できる。
第１図は従来例を説明する断面１・λ１．第２ＩツＩけ
従来例の等価回路図、第３図は本発明を説明する断面図
、第４図は本発明の等価回路区１である。 主な図番の説明 ｃ！１）は半導体基板、０本まシリ：Ｉンエビタギシャ
ル層、（ハ）は第１の島領域、Ｑ４）は第２の島領域、
Ｃ事ま分離領域、 （３′！Ｊは縦型ＰＮＰトランジス
タ、ｏｍは二重拡散領域である。 出願人 三洋電機株式会社 外１名 ｉｔｓ Ｉ 図 ４’ｊ５ ：賞 図 ２ ’Ａｓ ２ ＋”ｌ ；ｉＳ４１．１
従来例の等価回路図、第３図は本発明を説明する断面図
、第４図は本発明の等価回路区１である。 主な図番の説明 ｃ！１）は半導体基板、０本まシリ：Ｉンエビタギシャ
ル層、（ハ）は第１の島領域、Ｑ４）は第２の島領域、
Ｃ事ま分離領域、 （３′！Ｊは縦型ＰＮＰトランジス
タ、ｏｍは二重拡散領域である。 出願人 三洋電機株式会社 外１名 ｉｔｓ Ｉ 図 ４’ｊ５ ：賞 図 ２ ’Ａｓ ２ ＋”ｌ ；ｉＳ４１．１
Claims (1)
- （１）−導電型の半導体基板と、咳基板上に設けられた
逆導電型のエピタキシャル層と該エピタキシャル層を複
数の島領域４に分離する一導市型の分肉１ｔ’ｐ（１域
とをイｎｖえ、第１の島領域に設けた縦型ＰＮＰトラン
ジスタと隣接する第２の島領域に設けた二重拡散領域と
でナイリスタ寄生効采を生ずる半導体集積回路に於いて
、前記第１の島領域と第２の島領域間の分離領域を接地
することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153554A JPS6045034A (ja) | 1983-08-22 | 1983-08-22 | 半導岩集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153554A JPS6045034A (ja) | 1983-08-22 | 1983-08-22 | 半導岩集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6045034A true JPS6045034A (ja) | 1985-03-11 |
Family
ID=15565036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58153554A Pending JPS6045034A (ja) | 1983-08-22 | 1983-08-22 | 半導岩集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6045034A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002282340A (ja) * | 2001-03-28 | 2002-10-02 | Higashi Nihon Medicom Kk | 薬剤の服用時点別包装システム |
-
1983
- 1983-08-22 JP JP58153554A patent/JPS6045034A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002282340A (ja) * | 2001-03-28 | 2002-10-02 | Higashi Nihon Medicom Kk | 薬剤の服用時点別包装システム |
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