JPS6045458B2 - 画像端末装置用外部メモリ制御方式 - Google Patents

Description

【発明の詳細な説明】 本発明はコンピュータの画像端末装置外部メモリの制御
方式に関する。

コンピューター用の画像端末装置として使用される外部
メモリーは画像信号をコンピュータ装置（ＣＰＵ）へと
り込む為の装置としてテレビ信号のリアルタイムメモリ
ーの機能を持たせる事が望ましい。

例えばＮ’ＹＳＣ方式のメモリではテレビ信号のデータ
ーの高速性、即ち１ワード当り９３ＮＳ又は７ＯＮＳて
読み出し又は書き込みできる事が要求される事、及び画
像データーの容量の問題から、低速、大容量のＭＯＳメ
モリーデバイスで構成されるメインメモリとそれに付随
した高速小容量のバッファ−メモリとを組合わせたメモ
リシステムが用いられ。このシステムの場合、バッファ
メモリを２組使用し、交互にテレビスピードの書き込み
及び低速でのメインメモリヘの転送を行なわせることに
依り、メモリシステム内でのデーター転送速度の変換を
行なわせている。この様なメモリシステムではバッファ
−メモリに複数個のデーターを順次書き込みにより貯え
ておき、しかる後まとめてメインメモリーに転送する。
読み出し側ではこの逆のプロセスをへてテレビ速度に合
致したデータをうる。この場合、ＣＰＵからメモリエリ
ア上の任意のアドレスを指定して、データの読み出し又
は書き込みを連続的に実行させることは一般に困難であ
る。

しかしながらＣＰＵでは画素１点のみあるいはテレビ画
像上のある部分のみのデータをアクセスさせることもあ
りうるのであるが、この場合指定アドレスは一般に不連
続であるから、上記理由に依り、連続アクセスする事が
難しい。本発明に依ればＣＰＵから希望するアクセス領
域を指定するスタートアドレス及びエンドアドレスを外
部メモリーヘ送出し、しかる後外部メモリー動作開始パ
ルスである。

セットアップパルスを送り込むことに依り、希望領域の
連続アクセスを１行なわせる事が出来る。この時、デー
タレディ−パルスは希望するアドレスに合致したデータ
がバッファ−メモリより送出される間有効である様に外
部メモリからＣＰＵへ送出され、ＣＰＵはこの区間内の
データを内部メモリにとり込めば正しいデ；一タのＣＰ
Ｕへの書き込みが実行される。テレビ画像上の或る部分
のみのデータをアクセスする時にはその領域に対応する
アドレスは一般に不連続であるので、アドレスの動きは
不連続ジャンプを併なわざるをえない。しかるに外部メ
モリではメモリシステム内部でのメインメモリからバッ
ファメモリへのデータ転送を或るデータ巾を一括して転
送を実行している為にこのデータ巾に対応するアドレス
がメインメモリシステムに与えられるアドレスの最下位
ビットとして与えられなければならない。このアドレス
を以降ＡＡＯ５と呼秒する。本発明に引用されるメモリ
システムでは、ＡＡＯＯよりＡＡＯ４までの５ビットの
アドレスがバッファメモリにＡＡＯ５以上ＡＡｌ８まで
がメインメモリに与えられ、全アドレスはＡＡＯＯをＬ
ＳＢとしＡＡｌ８をＭＳＢとする１９ビットで構成され
ている。しかるにＣＰＵからはＡＡＯ泪ス下も変数とし
て与えられるので、外部メモリーでは一旦ＣＰＵからの
指定アドレスを含んだＡＡＯ５以上のアドレスを見出し
、該アドレスをメインメモリに与えてバッファ−レジス
ターにデーターを一括転送し、しかる後バッファ−レジ
スターからＣＰＵへ転送する際にＡＡＯ４以下が指定ア
ドレスに合致するタイミングをデータレディ（ＤＲＤＹ
）パルスとしてＣＰＵへ送出する。テレビ画像の或る部
分のみをアクセスする時にはアドレス不連続点を含んだ
前後の区間に於て、上記ＡＡＯ弾位でのメモリーアクセ
スが各々１回ずつ実行される。この操作を以降各々を後
処理、及び前処理と呼秒する。テレビ画像信号は外部メ
モリにラスターフォーマットで入力されるのて、上記の
如く、画像の或る部分のみをアクセスすることは１本の
ラスタ上の成る点から始まり、成る点て終了するアクセ
スをｎ回くり返すことを意味する。従い上記アドレスジ
ャンプはｎ−１回発生し、ＤＲＤＹパルスはｎ回送出さ
れる連続パル．ス信号となる。ＤＲＤＹパルスが有効で
ある区間はＣＰＵとのデータのやり取りが可能であるの
で、この区間は外部メモリ装置からのデータよみ出しに
は、ＣＰＵより送り返されるストローブパルスを使用し
、前記前処理及び後処理区間では外部メ．モリ装置内部
の基準パルスを使用することに依つて指定領域の全デー
タをＣＰＵからのセットアップパルスによるトリガー操
作のみで自動的に連続アクセスすることが出来る。以上
の説明は主として読み出しモードの説明であるが、書き
込みモー・ドに於ても全く同様の制御が行なわれる。す
なわち本発明はコンピュータ装置と接続された画像端末
装置として使用される外部メモリ装置に於て、該メモリ
装置が、高速でアクセス可能な小容量のバッファ−メモ
リと低速でアクセスされる大容量のメインメモリの組み
合わせで構成されている場合に、コンピュータ（以下Ｃ
ＰＵと呼称）が指定するアドレスを含む複数個のデータ
から構成される或る単位巾のデーターをメインメモリか
らバッファ−メモリに転送し、その転送された区間内に
ある指定番地のデータのみを取出し、ＣＰＵへ転送する
為に該ＣＰＵと外部メモリとの間で読み出し開始パルス
（以下セツトアツプパルスノと呼称）とデータ転送開始
パルス（以下ＤＲＤＹパルスと呼称）とのやり取りを行
い、指定データをアクセスする方式、及び該ＤＲＤＹパ
ルスが有効である区間はＣＰＵからのストローブパルス
で外部メモリー部のアドレス発生部を歩進し、有効でな
い区間は外部メモリ内部の基準パルスで該アドレス発生
部を歩進して、不連続アドレスで指定されたメモリーマ
ップ上の短形領域内に対応するデータを自動的に連続ア
クセスする方式を併用する外部メモリ制御方式である。

本発明はＣＰＵに接続された外部メモリシステムに於て
、ランダムなアドレス指定を併うメモリ上の成る部分の
データーのアクセスを行なわせる為に、ＣＰＵと外部メ
モリとの間で制御信号のやり取りを行い希望するアドレ
スのデータの転送を行なわせおうとするものであり、又
、ＣＰＵから外部メモリへ送り返されるストローブパル
スと外部メモリ内部の基準クロックパルスとの自動切替
を行い、画像上の部分データをアクセスする事に併うア
ドレスの不連続ジャンプを基準クロックパルスに依り自
動的に実行させて、希望する領域のデータのアクセスを
連続的に行なわせようとするものである。

本発明は画像とり込み装置であるコンピュータと、外部
メモリとのインターフェイス部、及び画像端末装置とし
て使用されるフレームメモリで構成され、該フレームメ
モリ内部には、ＣＰＵからのセットアップパルスで始動
するアドレス発生回路と、該アドレス発生回路出力とＣ
ＰＵより指定されるアドレスとの一致を検出し、一致タ
イミングにてＣＰＵへＤＲＤＹパルスを送出する回路と
が含まれる。

次に本発明の一実施例を示した第１図を参照して本発明
を詳細に説明する。

第１図において、低速大容量のメインメモリ４と高速書
き込みバツフアメモリ３と高速読み出しバッファメモリ
５とからなるメモリ部にテレビジョンの走査スピードで
書き込まれた画像信号は読み出しデータバス９及びイン
ターフェイス部２を経てコンピュータ（ＣＰＵ）１内の
所定アドレスに順次書き込まれる。この時のデータ転送
は通常１〜５μｓ／ワードの速度で実行される。データ
読み出しに先行して、アクセスする領域を指定するアド
レスがｘアドレス（水平ラインに対応）及びＹアドレス
（水平ラインナンバーに対応）の形で各々スタートアド
レス及びエンドアドレスの４種のデータ１４として、ス
トローブパルス１２，１５と共にメモリ制御部に与えら
れる。メモリ制部は、メモリ書き込み読み出し制御部６
とアドレス発生部７とから構成されている。アドレス発
生部７はＣＰＵｌより与えられるセットアップパルス１
１を始動トリガーとして歩進を開始し、出力アドレスを
メモリ部に供給する。歩進直後は一般に前述の前処理区
間てあり、ＣＰＵ指定のスタートアドレスを含む或る単
位巾のデータをメモリ部から一括してバッファメモリへ
転送する。従つてバッファメモリからＣＰＵｌへデータ
を転送する際にＣＰＵ指定点以降のデータであることを
示すＤＲＤＹパルス１０がアドレス発生部７て作られＣ
ＰＵｌ側へ送出される。ＣＰＵｌではこのパルス以降の
データをＣＰＵｌ内部のメモリに順次取り込めは希望領
域のデータのアクセスが達成される。またＣＰＵｌから
メモリ制御部にはモードコントロールパルス１３が送ら
れ、モードに応じた動作がメモリ制御部で行なわれる。
ＣＰＵｌからのデータをメモリ部へ書き込む場合は書き
込みデータバス８からデータが書き込みバッファメモリ
に送られる。実施例で使用されるメモリシステムでは、
バツフアメモリヘー括転送されるワード数は１８ワード
数は１８ワードであり、今このワード数に対応する−ア
ドレスをＡＡＯ５とする。

そしてこのＡＡＯ５がメモリシステム内で、メインメモ
リ４へ供給されるアドレスの最下位ビットに対応する。
次に１点データのＣＰＵへの転送モードについて、その
タイミングを第２図を参照して説明する。

第２図ではＳ１はアドレサー歩進に使用されるクロック
パルス列を示し、パルス列中の１クロックパルスＰ１の
みがＣＰＵからのストローブパルスである。Ｓ２はセッ
トアップパルスであり、このパルスのタイミングで、Ｃ
ＰＵより指定されるスタートアドレスがアドレス発生部
内のカウンタにイニシアライズされる。このあと、カウ
ンタが歩進してゆき、図中Ａ点で示されるタイミングに
て、アドレスＡＡＯ５がインクリメントされないように
制御が行なわれる。Ｓ３はアドレス発生部出力を示して
おり、この場合指定スタートアドレスは６６である。図
中Ａ点からＢ点まではＣＰＵ指定アドレス６６を含むＡ
Ａら区間を表わしており、この”区間のアドレスをメイ
ンメモリに与えて、この部分のデータを一括データ転送
してバッファへ送る。Ｓ４は１８ワード巾一括読み出し
を表わしている。図中Ｂ点からＣ点までは指定アドレス
に対応するデータが外部メモリより送出される区間であ
り、指定データのタイミングを示すＤＲＤＹパルスＳ７
により、所望のデータがＣＰＵ内部へ取り込まれれる。
同図で亀はバッファメモリからデータが転送される区間
を表わし、Ｓ６は外部メモリシステムから読み出された
データを表わす。Ｓ７はＤＲＤＹパルスを示し、Ｓ８は
ＣＰＵに取り込まれるデータを示し、Ｓ９は前処理区間
を表わし、ＳｌＯはアドレスＡＡＯ４を表わし、Ｓｌｌ
はアドレスＡＡＯ５を表わしている。尚メモリシステム
に関しての動作等については昭和Ｂ年５月１２日に出願
された同出願人からの発明１画像端末装置用外部メモリ
制御方式ョに詳細に示される。

【図面の簡単な説明】

第１図は本発明一実施例を示したブロック図である。 第２図は本発明の実施例のうち１点データのめの外部メ
モリからの読み出しモードを説明するタイミング図であ
る。図において、１・・・・・画像データ処理用コンピ
ュータ装置、２・・・・・・該コンピュータと外部メモ
リとのインターフェイス装置、３・・・・・外部メモリ
内部の高速書き込みバッファメモリ、４・・・・・外部
メモリ内部の低速大容量メインメモリ、５・・・・・外
部メモリ内部の高速読み出しバッファ−メモリ、６・・
・・・・メモリ制御部内のメモリ書き込み読み出し制御
部、７・・・・・・メモリ制御部内のメモリアドレス発
生部、８・・・・・・ＣＰＵから外部メモリへの書き込
みデータバス、９・・・・・外部メモリからＣＰＵへの
読み出しデータバス、１０・・・・・外部メモリからＣ
ＰＵへのデータレディパルス、１１から１３・・・ＣＰ
Ｕからの外部メモリへの各種制御パルス、１４・・・・
・・ＣＰＵから外部メモリへ与えられるアドレスパルス
、１５・・・・・・該１４のアドレスを外部メモリ内部
にてラツチする為のストローブパルス。

Claims (1)

【特許請求の範囲】
1. １ 低速大容量のメインメモリと高速小容量のバッファ
   メモリとで構成されれるコンピュータの画像端末装置用
   外部メモリの制御方式であつて、コンピュータが指定す
   るアドレスを含む所定の単位巾のデータをメインメモリ
   からバツフアメモリへ転送し、その単位巾の中にある指
   定データのみを取り出すとき、コンピュータからのスト
   ロープパルスで外部メモリのアドレス発出部を歩進する
   ことを特徴とする画像端末装置用外部メモリ制御方式。