JPS6047294A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JPS6047294A JPS6047294A JP58156083A JP15608383A JPS6047294A JP S6047294 A JPS6047294 A JP S6047294A JP 58156083 A JP58156083 A JP 58156083A JP 15608383 A JP15608383 A JP 15608383A JP S6047294 A JPS6047294 A JP S6047294A
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- 230000003068 static effect Effects 0.000 claims abstract description 32
- 230000004044 response Effects 0.000 claims description 4
- 230000005669 field effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 101100369641 Mus musculus Tigit gene Proteins 0.000 description 2
- 239000000872 buffer Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 241000233866 Fungi Species 0.000 description 1
- 235000002595 Solanum tuberosum Nutrition 0.000 description 1
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- 241001655798 Taku Species 0.000 description 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体記憶回ｋＡＥｓに関する。
近年、半導体集積回路の高集積化に伴い、マイクロプロ
セッサ等は多機能化ン二指向し、１チツプ内に高容量の
ＲＯＭ（Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）とＲＡＭ
（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を内蔵
したものが製品化されている。この様なマイクロプロセ
ッサの一つに、プログラムメモリとして内部几ＡＭｅ用
い、プログラムに融通性をもだせるダイナミックプログ
ラミング方式のものがある。この方式を用いても、テス
ト並びにプログラムをロードするだめのイニシャルロー
ダ−プログラム等のために上記プログラムメモリの一部
にＲＯＭを用いるのが通常である。
セッサ等は多機能化ン二指向し、１チツプ内に高容量の
ＲＯＭ（Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）とＲＡＭ
（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を内蔵
したものが製品化されている。この様なマイクロプロセ
ッサの一つに、プログラムメモリとして内部几ＡＭｅ用
い、プログラムに融通性をもだせるダイナミックプログ
ラミング方式のものがある。この方式を用いても、テス
ト並びにプログラムをロードするだめのイニシャルロー
ダ−プログラム等のために上記プログラムメモリの一部
にＲＯＭを用いるのが通常である。
この様なマイクロプロセッサにおいて実際にしイアウド
する場合、ＲＯＭセルの寸法がＲＡＭセルの寸法に比較
して非常に小さいため、ＲＯＭとＲＡＭのアドレスデコ
ーダを共用させることができない。又、Ｊ、ｔＡＭの読
出し／書込み縁とＩｔ （Ｊ Ｍの読出し線を共用ター
ることができない。もし仮に前記のことを実施しても無
駄な配線領域ができるという欠点がめった。このため通
常ＲＯＭとＲＡＭは別々の箇所に各々アドレスデコーダ
τ具備する様に構成し、その出力をマルチプレクサによ
って選択する方式をとっ−Ｃいる。
する場合、ＲＯＭセルの寸法がＲＡＭセルの寸法に比較
して非常に小さいため、ＲＯＭとＲＡＭのアドレスデコ
ーダを共用させることができない。又、Ｊ、ｔＡＭの読
出し／書込み縁とＩｔ （Ｊ Ｍの読出し線を共用ター
ることができない。もし仮に前記のことを実施しても無
駄な配線領域ができるという欠点がめった。このため通
常ＲＯＭとＲＡＭは別々の箇所に各々アドレスデコーダ
τ具備する様に構成し、その出力をマルチプレクサによ
って選択する方式をとっ−Ｃいる。
第１図は従来の６個のＪｐ Ｅ ’Ｉ’で構成されたス
タティックＬＬ Ａ Ｍの太部を示す回路図、第２図は
その読出し時のタイミングチャート、第３図はその書込
み時のタイミングチャートである。
タティックＬＬ Ａ Ｍの太部を示す回路図、第２図は
その読出し時のタイミングチャート、第３図はその書込
み時のタイミングチャートである。
次にこれらの区分参照してその動作を説明する。
読出し時はプリチャージＦＥＴＩ、２がプリチャージ信
号−１によってオンし、デイツクｈ！’１２１１３がプ
リチャージされる。次に読出し／書込み用ＦＥＴ３．４
が信号ｙＪＲＷによってオンし、スタティックＲＡＭセ
ル１４を構成しているＦＥＴ５゜５’、６．６’に書込
まれているデータがディジット線１２に読出され、セン
スアンプ７によって増幅され出力ＯＵＴに読出される。
号−１によってオンし、デイツクｈ！’１２１１３がプ
リチャージされる。次に読出し／書込み用ＦＥＴ３．４
が信号ｙＪＲＷによってオンし、スタティックＲＡＭセ
ル１４を構成しているＦＥＴ５゜５’、６．６’に書込
まれているデータがディジット線１２に読出され、セン
スアンプ７によって増幅され出力ＯＵＴに読出される。
１°込み時は同様にＦ’ＥＴ１．２によってティジット
線１２．１３がプリチャージされる。次に書込み用ＦＥ
Ｔ８，９が書込み信号〜によってオンし、同時にｌｉ’
Ｅ Ｔ ３ 。
線１２．１３がプリチャージされる。次に書込み用ＦＥ
Ｔ８，９が書込み信号〜によってオンし、同時にｌｉ’
Ｅ Ｔ ３ 。
４がオンする。そして正相、逆相のバッファ１０゜１１
を通った入力ＩＮがディジット線１２．１３を通過しス
タティックＲＡＭセル１４に書込まれる。この様なスタ
ティックＩ（ＡＭでは読出しデータは常にＲＡＭセル内
のデータである。
を通った入力ＩＮがディジット線１２．１３を通過しス
タティックＲＡＭセル１４に書込まれる。この様なスタ
ティックＩ（ＡＭでは読出しデータは常にＲＡＭセル内
のデータである。
この様に、従来の半導体記憶回路では、アドレスデコー
ダを別々に設け、またそれに対する配線領域も必要とし
たので半導体チップの所要面積を増大させるという欠点
があった。
ダを別々に設け、またそれに対する配線領域も必要とし
たので半導体チップの所要面積を増大させるという欠点
があった。
本発明の目的は、上記欠点を除去し、ＲＯＭセルとＲＡ
Ｍセルを同一セル上に構成でき、アドレスデコーダが削
減され、配線効率の高められた半導体記憶回路を提供す
ることにある。
Ｍセルを同一セル上に構成でき、アドレスデコーダが削
減され、配線効率の高められた半導体記憶回路を提供す
ることにある。
本発明の半導体記憶回路は、それぞれの入力と出力が交
差接続された一対のづンバータと該一対のインバータの
出力と一対のディジット線間のそれぞれに接続されＲＯ
Ｍセルを構成しその寸法によりｎｉ定のＲＯＭ出力を得
るように定められた一対のトランジスタからなるスタテ
ィックＲＡＭセルと、前記一対のディジット線のそれぞ
れに接続された前記スタティックＲＡＭセルのデータ読
出し／書込み用プリチャージトランジスタ及び前記Ｒ６
Ｍ読出し用のプルアップ回路と、前記一対のディジット
線の読出しデータを検出する一対のセンスアンプと、該
一対のセンスアンプの出力を前記スタティックＲＡＭセ
ル又は前記ＲＯＭセルの読出しに対応して出力に前記ス
タティックＲＡＭセル又は前記ＲＯＭセルの出力が得ら
れるように制御する制御回路とを含むことから構成され
る。
差接続された一対のづンバータと該一対のインバータの
出力と一対のディジット線間のそれぞれに接続されＲＯ
Ｍセルを構成しその寸法によりｎｉ定のＲＯＭ出力を得
るように定められた一対のトランジスタからなるスタテ
ィックＲＡＭセルと、前記一対のディジット線のそれぞ
れに接続された前記スタティックＲＡＭセルのデータ読
出し／書込み用プリチャージトランジスタ及び前記Ｒ６
Ｍ読出し用のプルアップ回路と、前記一対のディジット
線の読出しデータを検出する一対のセンスアンプと、該
一対のセンスアンプの出力を前記スタティックＲＡＭセ
ル又は前記ＲＯＭセルの読出しに対応して出力に前記ス
タティックＲＡＭセル又は前記ＲＯＭセルの出力が得ら
れるように制御する制御回路とを含むことから構成され
る。
以下１本発明の実施例について図面を参照して説明する
。
。
第４図は本発明の一実施例の要部を示す回路図である。
本実施例は、それぞれの入力と出力が交差接続されたＦ
ＥＴ２９，３０，３１．３２からなる一対のインバータ
とこの一対のインバータの出力と一対のディジット線４
１．４２間に接続されＲＯＭセルを構成しその寸法によ
り所定のＲＯＭ出力を得るように定められた≠≠＝％Ｆ
ＥＴ ２７ 、２８からなるスタティックＲＡＭセル４
５と、一対のデイツクＨＪ４１．４２のそれぞれに接続
された前記スタティックＲＡＭセル４５のデータ読出し
／ｉ４込み用プリチャ」ジＦｇＴ２１，２２及び前記几
Ｏゾセル読出し用のＰＬ３Ｔ２３，２４，２５，２６か
らなるプルアップ回路４３．４４と、一対のディジット
ａ４１，４２の読出しデータを検出する一対のセンスア
ン７’３３．３４と、この一対のセンスアンプ３３．３
４の出力をスタティックＲＡＭセル４５又は前記ＲＯＭ
セルの読出しに対応して出力ＯＵＴにスタティックＲＡ
Ｍセル４４又は前記ＲＯＭの出力が得られるように制御
するアンドゲート３９゜不一致ゲート４０からガる制御
回路４６とを含むことから構成される。
ＥＴ２９，３０，３１．３２からなる一対のインバータ
とこの一対のインバータの出力と一対のディジット線４
１．４２間に接続されＲＯＭセルを構成しその寸法によ
り所定のＲＯＭ出力を得るように定められた≠≠＝％Ｆ
ＥＴ ２７ 、２８からなるスタティックＲＡＭセル４
５と、一対のデイツクＨＪ４１．４２のそれぞれに接続
された前記スタティックＲＡＭセル４５のデータ読出し
／ｉ４込み用プリチャ」ジＦｇＴ２１，２２及び前記几
Ｏゾセル読出し用のＰＬ３Ｔ２３，２４，２５，２６か
らなるプルアップ回路４３．４４と、一対のディジット
ａ４１，４２の読出しデータを検出する一対のセンスア
ン７’３３．３４と、この一対のセンスアンプ３３．３
４の出力をスタティックＲＡＭセル４５又は前記ＲＯＭ
セルの読出しに対応して出力ＯＵＴにスタティックＲＡ
Ｍセル４４又は前記ＲＯＭの出力が得られるように制御
するアンドゲート３９゜不一致ゲート４０からガる制御
回路４６とを含むことから構成される。
次に、第５図に示すスタティックＲＡＭセルの読出し時
のタイミングチャート、第６図に示す前記ＲＯＭセルの
読出し時のタイミングチャート、第７図に示すスタティ
ックＩ（ＡＭセルの書込不時のタイミングチャートラ参
照して本実施例の動作を説明する。
のタイミングチャート、第６図に示す前記ＲＯＭセルの
読出し時のタイミングチャート、第７図に示すスタティ
ックＩ（ＡＭセルの書込不時のタイミングチャートラ参
照して本実施例の動作を説明する。
スタティックＲＡＭセル４５のデータを読出す時は、従
来例と同様に信号ダ、によってプリチャージＦＥＴ２１
，２２がディジット線４１．４２をプリチャージする。
来例と同様に信号ダ、によってプリチャージＦＥＴ２１
，２２がディジット線４１．４２をプリチャージする。
次にＦｇＴ２７，２８がオンしスタティックＲＡＭセル
４５内のデータがデイクタ）線４１，４２に読出され、
センスアンプ３３゜３４によって増幅される。センスア
ンプ３４の出力は信号ダ□。ヶがロウレベルのだめアン
ドゲート３９が開かずマスクされ、その結果出力ＯＵＴ
としてＬｌし センスアンプ３３の出力が読出され、ＲＡＭ７’−タが
読出される。
４５内のデータがデイクタ）線４１，４２に読出され、
センスアンプ３３゜３４によって増幅される。センスア
ンプ３４の出力は信号ダ□。ヶがロウレベルのだめアン
ドゲート３９が開かずマスクされ、その結果出力ＯＵＴ
としてＬｌし センスアンプ３３の出力が読出され、ＲＡＭ７’−タが
読出される。
ＲＯＭセルのデータを読出し時は、先づ信号−１によっ
てＦ１ｉｉＴ２１．２２がティジット線４１．４２をプ
リチャージする。次に信号’ＲＷ ｌ ’Ｒ６、がハイ
レベルになることによってデイツク）ａ！４１ 。
てＦ１ｉｉＴ２１．２２がティジット線４１．４２をプ
リチャージする。次に信号’ＲＷ ｌ ’Ｒ６、がハイ
レベルになることによってデイツク）ａ！４１ 。
４２のレベルは、プルアップ回路４３．４４’（ｉ１′
構成スルテフレシ目ンＦＥＴ２３，２５及びエンハンス
メントＦＥＴ２４，２６と、スタティックｆ（ＡＭＭセ
ル５中のエンハンスメント）”ＥＴ２７，３０，２８゜
３２の寸法比によって決定される。ここでＦＦＪＴ２７
．２８の寸法をティジット線４１．４２のレベルが共に
ハイレベルになる場合と、通常の様にＲＡＭセルデータ
が出力され片方がハイレベルもう一方がロウレベルにな
る場合のどちらかに設計することによって、この一対の
ＦＩ４Ｔ２７，２８をＲＯＭセルとして使用する。そし
てディジット線４１．４２のレベルがセンスアンプ３３
．３４によって増幅され、その出力が不一致ゲート４０
に入力され、ＦＥＴ２７，２８の寸法に対応して、ディ
ジット＆！４１．４２がハイレベルの場合ロウレベルが
、ディジット線４１．４２がロウレベルとハイレベルの
場合、ハイレベルが出力ＯＵＴとして出力される。
構成スルテフレシ目ンＦＥＴ２３，２５及びエンハンス
メントＦＥＴ２４，２６と、スタティックｆ（ＡＭＭセ
ル５中のエンハンスメント）”ＥＴ２７，３０，２８゜
３２の寸法比によって決定される。ここでＦＦＪＴ２７
．２８の寸法をティジット線４１．４２のレベルが共に
ハイレベルになる場合と、通常の様にＲＡＭセルデータ
が出力され片方がハイレベルもう一方がロウレベルにな
る場合のどちらかに設計することによって、この一対の
ＦＩ４Ｔ２７，２８をＲＯＭセルとして使用する。そし
てディジット線４１．４２のレベルがセンスアンプ３３
．３４によって増幅され、その出力が不一致ゲート４０
に入力され、ＦＥＴ２７，２８の寸法に対応して、ディ
ジット＆！４１．４２がハイレベルの場合ロウレベルが
、ディジット線４１．４２がロウレベルとハイレベルの
場合、ハイレベルが出力ＯＵＴとして出力される。
スタティックＲＡＭセルにブータラ書込む時は、信号へ
。□が常にロウレベルでｌｉ’ＥＴ２４．２６がオフし
、従来のスタティックＲＡＭセルと同様な動作をする。
。□が常にロウレベルでｌｉ’ＥＴ２４．２６がオフし
、従来のスタティックＲＡＭセルと同様な動作をする。
以上、詳細に説明した通り、本発明の半導体記憶回路は
、スタティックＲＡＭセル内の読出し／書込み用Ｆ Ｂ
ＴをＲＯＭセルとして用いてｊＬＯＭとＲＡＭを同一
セル内に構成しているので、従来別々に必要であったア
ドレスデコーダを共用することができると共に配線効率
を高めることができるという効果を有している。
、スタティックＲＡＭセル内の読出し／書込み用Ｆ Ｂ
ＴをＲＯＭセルとして用いてｊＬＯＭとＲＡＭを同一
セル内に構成しているので、従来別々に必要であったア
ドレスデコーダを共用することができると共に配線効率
を高めることができるという効果を有している。
第１図は従来のスタティックＲ，ＡＭの要部を示す回路
図、第２図はその読出し時のタイミングチャート、第３
図はその書込み時のタイミングチャート、第４図の本発
明の一実施例の要部を示す回路図、第５図はそのスタテ
ィックＩ（、Ａ Ｍセルの読出し時のタイミングチャー
ト、第６図はそのＲＯＭセルの読出し時のタイミングチ
ャート、第７図はそのスタティックＲＡＭセルの書込み
時のタイミングチャートである。 １〜９・・・・・・エンハンスメントＦＥＴ、５’、６
’−゛。 ・・・ディプレッションＦＥＴ、１０．１１・・・・・
・）くツファ、１２．１３・・・・・・ディクツｌ−線
、１４・・・・・・スタティックＲＡＭセル、２１，２
２，２４，２６，２７゜２８．３２，３５，３６・・・
・・・アンプ）ンスメントＰＥＴ。 ２３．２５，２９，３１・・・・・・デプレションＦＥ
Ｔ、３７゜３８・・・・・・バッファ、３９・・・・・
・アンドゲート、４０・・・・・・不一致ゲート、４１
，４２・・・・・・ディジット線、４３．４４・・・・
・・プルアップ回路、４５・・・・・・スタティックＲ
ＡＭセル、４６・・・・・・制御回路、ＵＰ、φＲＷＰ
〜＃ ”ＲＯＭ・・・・・・信号、ＯＵＴ・・・・・・
出力、ＩＮ・・・・・・入力。 、、７”＝７’ン・、 代理人 弁理士 内 原 晋（） ゝ −１ ］ ］ １１−−−−−−−−−−−−−−一−Ｈトーー−−−
−−−一−−−−−−＋ 薯 ヒー−−−−−−−−−−−−−−−Ａ１ 島−菌 φｗ−。 第２ｍ 拓３圀 躬＋閃 ０ＵＴ−〇 力５図 ｏｕｒ −θ φｗ−−〇 拓６０
図、第２図はその読出し時のタイミングチャート、第３
図はその書込み時のタイミングチャート、第４図の本発
明の一実施例の要部を示す回路図、第５図はそのスタテ
ィックＩ（、Ａ Ｍセルの読出し時のタイミングチャー
ト、第６図はそのＲＯＭセルの読出し時のタイミングチ
ャート、第７図はそのスタティックＲＡＭセルの書込み
時のタイミングチャートである。 １〜９・・・・・・エンハンスメントＦＥＴ、５’、６
’−゛。 ・・・ディプレッションＦＥＴ、１０．１１・・・・・
・）くツファ、１２．１３・・・・・・ディクツｌ−線
、１４・・・・・・スタティックＲＡＭセル、２１，２
２，２４，２６，２７゜２８．３２，３５，３６・・・
・・・アンプ）ンスメントＰＥＴ。 ２３．２５，２９，３１・・・・・・デプレションＦＥ
Ｔ、３７゜３８・・・・・・バッファ、３９・・・・・
・アンドゲート、４０・・・・・・不一致ゲート、４１
，４２・・・・・・ディジット線、４３．４４・・・・
・・プルアップ回路、４５・・・・・・スタティックＲ
ＡＭセル、４６・・・・・・制御回路、ＵＰ、φＲＷＰ
〜＃ ”ＲＯＭ・・・・・・信号、ＯＵＴ・・・・・・
出力、ＩＮ・・・・・・入力。 、、７”＝７’ン・、 代理人 弁理士 内 原 晋（） ゝ −１ ］ ］ １１−−−−−−−−−−−−−−一−Ｈトーー−−−
−−−一−−−−−−＋ 薯 ヒー−−−−−−−−−−−−−−−Ａ１ 島−菌 φｗ−。 第２ｍ 拓３圀 躬＋閃 ０ＵＴ−〇 力５図 ｏｕｒ −θ φｗ−−〇 拓６０
Claims (1)
- それぞれの入力と出力が交差接続された一対のインバー
タと該一対のインバータの出力と一対のディジット線間
に接続されＲＯＭセルを構成しその寸法により所定のＲ
ＯＭ出力を得るように定められた一対のトランジスタか
らなるスタティックＲＡＭセルと、前記一対のディジッ
ト線のそれぞれに接続された前記スタティックｌ（ＡＭ
セルのデータ読出し／書込み用プリチャージトランジス
タ及び前記ＲＯＭセル読出し用のプルアップ回路と、前
記一対のディジット線の読出しデータを検出する一対の
センスアンプと、該一対のセンスアンプの出力を前記ス
タティックＲＡＭセル又は前記ＲＯＭセルの読出しに対
応して出力に前記スタティックＲＡＭセル又は前記ＲＯ
Ｍセルの出力が侍られるように制御する制御回路とを含
むことを特徴とする半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58156083A JPS6047294A (ja) | 1983-08-26 | 1983-08-26 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58156083A JPS6047294A (ja) | 1983-08-26 | 1983-08-26 | 半導体記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6047294A true JPS6047294A (ja) | 1985-03-14 |
Family
ID=15619921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58156083A Pending JPS6047294A (ja) | 1983-08-26 | 1983-08-26 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6047294A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5418739A (en) * | 1993-01-28 | 1995-05-23 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
| US5526302A (en) * | 1993-05-31 | 1996-06-11 | Oki Electric Industry Co., Ltd. | Semiconductor memory device having volatile storage unit and non-volatile storage unit |
-
1983
- 1983-08-26 JP JP58156083A patent/JPS6047294A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5418739A (en) * | 1993-01-28 | 1995-05-23 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
| US5663906A (en) * | 1993-05-13 | 1997-09-02 | Oki Electric Industry Co., Ltd. | Semiconductor memory device having volatile storage unit and non-volatile storage unit |
| US5526302A (en) * | 1993-05-31 | 1996-06-11 | Oki Electric Industry Co., Ltd. | Semiconductor memory device having volatile storage unit and non-volatile storage unit |
| US5544096A (en) * | 1993-05-31 | 1996-08-06 | Oki Electric Industry Co., Ltd. | Semiconductor memory device having volatile storage unit and non-volatile storage unit |
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