JPS6048059B2 - 磁気バブル記憶装置 - Google Patents

Description

【発明の詳細な説明】 本発明は情報処理装置などの記憶装置として実用化され
つつある磁気バブル記憶装置において、不良記憶ループ
を除いて動作する磁気バブル記憶装置に関するものてあ
る。

複数個の記憶ループを含むチップを用いた磁気バブル記
憶装置、たとえば、メイジヤ・マイナ・ループ方式のチ
ップを用いた磁気バブル記憶装置では、記憶ループとし
てのマイナ・ループに欠陥があつた場合、この不良状態
のループに書込まれた情報は、破壊されてしまい、メモ
リとして正常に動作しなくなる。

この欠点を解決するため、特開昭５０−６２２８号、５
１−６７０３３号明細書に記載されているように、マイ
ナ・ループ内に存在する欠陥の有無をＰＲＯＭ（Ｐｒｏ
ｇｒａｍａｂｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ）に
記憶させ、ＰＲＯＭの内容によつて読取りあるいは書込
みの動作を制御し、不良マイナ・ループを利用しない方
法が知られている。しカルながら、上記従来の欠陥対策
は次の欠点を有していた。（１） マイナ・ループ内に
存在する欠陥の有無を記憶するＰＲＯＭを必要とする。

フ（２）新たに不良マイナ・ループが発生した場合、Ｐ
ＲＯＭの交換あるいは書換えが必要である。

（３）バブル・チップとＰＲＯＭを一体化して管理する
必要があるため、管理が複雑である。（４） バブル、
チップあるいはバブル・メモリ、プ５ レーンの交換に
伴いＰＲＯＭを交換しなければないため、ＰＲＯＭ用の
ＩＣソケットを必要とし、またそのために信頼性が低下
する。

以上、述べたように、従来の欠陥対策には、？気バブル
記憶装置のコストの上昇及び信頼性の低下をもたらす欠
点が伴つていた。

本発明は従来の欠陥対策の欠点を解決するために、マイ
ナ・ループ内に存在する欠陥の有無すなわちマイナ・ル
ープの記憶動作の良・不良状態を示す情報をそのマイナ
◆ループの特定の部分に格納しておき、電源投入直後に
この情報を一時記憶手段に設定し、その後は、一時記憶
手段からの読取り出力によつてバブルメモリチップにお
ける不良マイナ◆ループへのデータの書き込み、および
不良マイナ・ループからのデータの読み取を禁止する磁
気バブル記憶装置を提供するものである。

以下、本発明を実施例によつて詳細に説明する。図は本
発明による磁気バブル記憶装置の構成の一例である。

この実施例では、バブル●メモリ・チップ内にループ長
２０ビットのマイナ●ループがｗ個あり、２個までの不
良マイナ・ループを許容しうるとしている。バブル・メ
モリ・チップ１００のチップ構成はメイジヤ・マイナ・
ループ方式となつており、チップ１００には２個の欠陥
１０２が存在するため２個の不良マイナ・ループがある
。

各マイナ・ループ１０１の同一記憶位置における情報を
同一ブロックに属する情報とし、各ブロックはブロック
アドレス０〜１９（ＢＡＯ〜１９）で指定されるとする
。図ては便宜上ＢＡＯて各マイナ・ループを切断し、引
延してある。特定ビット部分として、例えばＢＡｌ６に
はマイナ・ループ１０１の記憶動作の良・不良状態を示
す情報が格納される。黒丸で示されるバブルで表わされ
る情報゛１゛が、その情報が格納されているマイナ・ル
ープの良状態を示し、白丸で示されるバブルがないこと
で表こわされる情報“゜０゛が、その情報が格納されて
いるマイナ・ループの不良状態を示す。図の場合にはマ
イナ・ループＮＯ．ｌ〜ＮＯ．ｌＯの良状態と不良状態
に対応してＢＡｌ６にそれぞれ１１１０１１０１１１と
書込まれている。この情報を以後、良・不良情報と４称
することとする。周辺回路２００は４ビットのアドレス
・レジスタ２０１、５ビットのコンパレータ２０２、ゲ
ート１０３に最近接の記憶位置に存在する情報のブロッ
ク・アドレスを指示する５ビットで２？のブロック・ア
ドレス・カウンタ２０３、タイミング・パルス発生回路
２０４、ワード・アドレスカウンタ２０５、良・不良情
報一時記憶回路７（ＤＭ）２０６、読取り回路２０７、
書込み回路２０８、ゲート駆動回路２０９、ＡＮＤ回路
２１０，２１１，２１２，２４１，２４４０Ｒ回路２１
３，２４３、ＮＡＮＤ回路２４２、インバータ２４０と
からなる。

外部からはブロック・アドレスθ２２０、リード・ライ
ト指定信号２２１、ＤＭ設定信号２２２、書込みデータ
２２３とが周辺回路２００に供給され、周辺回路２００
は読取りデータ２２牡読取りデータ転送信号２２５、書
込みデータ要求信号２２６を外部に発生する。コンパタ
レータ２０２の最上位ビット（５ビット目）に接続され
ているＤＭ設定信号２２２はバブル・チップ１００内の
良・不良情報をＤＭ２Ｏ６に格納するときのみ論理値１
にＤＭ設定され、他の通常のアクセス時には論理値０に
ＤＭ設定される。ＤＭノ設定信号２２２はまたブロック
・アドレス・レジスタ２０１のクリア入力とＡＮＤ回路
２１０の入力に接続されている。ＤＭ設定信号２２２を
論理値０にした時のアクセスでは、外部から供給される
ブロック・アドレス２２０がブロック・アドレス・レジ
スタ２０１に格納され、コンパレータ２０２の入力の最
上位ビットは論理値０になつている。

従つて各マイナ・ループ１０１のＢＡＯから１５までの
情報がアクセス可能となる。これに対し、ＤＭ設定信号
２２２を論理値１にした時のアクセスでは、ブロック・
アドレス・レジスタ２０１がクリアされ、コンパレータ
２０２には論理値１００００が供給されることになる。

この場合良・不良情報が格納されているＢＡｌ６のみが
アクセス可能となる。タイミング・パルス発生回路２０
４は、コンパレータ２０２からの論理値１の一致出力２
３０を入力として、リード・ライト指定信号２２１にし
たがつて、リード・パルス２３１あるいはライト・パル
ス２３２を発生する。

リード・パルス２３１は検出器１０４でメイジヤ●ルー
プ１０６内の情報が読取られるタイミングに発生し、ラ
イト・パルス２３２は書込みデータ２２３の情報を磁区
書込み器１０５で発生させるタイミングを指定する。本
発明の磁気バブル記憶装置は、このようにＤＭ設定信号
２２２とリード・ライト指定信号２２１によつて４つの
異なる動作を行なう。

次にこの動作を詳しく説明する。ＤＭ設定信号２２２が
論理値１でリード・ライト指定信号２２１が論理値０の
場合には、良・不良情報をマイナ・ループ１０１内のＢ
Ａｌ６に書込む動作を行なう。

このときＡＮＤ回路２４１の出力は論理値１となつてい
てマイナ・ループ１０１のＢＡｌ６への書込みデータの
転送を要求するリクエスト信号２２６を発生する。書込
みデータ要求信号２２６によつて外部からＮＯ．ｌ〜１
０のマイナ●ループ１０１の良●不良情報１１１０１１
０１１１が送られ、書込み回路２０８によつてこの良・
不良情報がバブル・チップ１００のＢＡｌ６に書込まれ
る。この動作は、通常バブル・メモリ・チップあるいは
バブル●メモリ●プレーンの検査が行なわれた後に行な
われる。ＤＭ設定信号２２２を論理値１、リード・ライ
ト指定信号２２１を論理値１にした時の動作は、バブル
・チップ１００内のＢＡｌ６の良・不良情報をＤＭ２Ｏ
６に設定する動作てある。

すなわち、読取り回路２０７によつて読取られたＢＡｌ
６の情報は、ＡＮＤ回路２１０を通過したリード・パル
スによつて順次ＤＭ２Ｏ６に書込まれる。図の例ではＤ
Ｍ２Ｏ６のアドレス０〜９にＢＡｌ６に格納されていた
マイナ●ループＮＯ．ｌ〜１０の良・不良情報１１１０
１１０１１１が順次書込まれることになる。なお、この
ときＮ．ＡＮＤ回路２４２の出力は論理値０になつてお
り、リード・データ転送信号２２５は論理値０となり、
リード・データを転送しないことを指示する。この動作
は特に電源投入直後あるいはチップの選択駆動切換え時
に行なわれる。ＤＭ設定信号２２２を論理値０にした時
の通常のアクセスはＢＡＯ〜ＢＡｌ５に対してなされる
。

読取り動作時にはリード・パルス２３１とＡＮＤ回路２
４４の出力として得られるＤＭ２Ｏ６の内容との論理積
がＡＮＤ回路２１２で求められ、記憶動作が良状態であ
る正常なマイナ・ループからの読取りデータ２２４が発
生するときのみ読取りデータ転送信号２２５が外部に送
り出される。また、書込み動作時も同様にしてライト・
パルス２３２と０Ｒ回路２４３の出力として得られるＤ
Ｍ２Ｏ６の内容とのＡＮＤ回路２１１での論理積によつ
て正常なマイナ・ループのみに書込みデータ２２３を格
納するように外部に書込みデータ要求信号２２６を発生
する。このようにして、読取りデータ転送信号２２５と
書込みデータ要求信号２２６に従つた読取りデータ２２
４の受信あるいは書込みデータ２２３の送信を行なうこ
とにより、外部からは不良マイナ・ループを除いてのア
クセスが行なわれる。なお以上の説明では良・不良情報
を１つのブロックアドレスＢＡｌ６だけに格納させてい
たが、これを連続する複数のブロックに格納してもよい
。

例えば、ＢＡｌ７にはＢＡｌ６のコンプリメントの情報
を格納させ、ＢＡｌ６とＢＡｌ７から読取られる情報が
それぞれ（１，０）であるマイナ・ループのみを良状態
のマイナ・ループとし、これ以外の（イ），０），（イ
），１）（１，１）の情報が読取られるマイナ・ループ
を不良状態のマイナ・ループとみなし、ＤＭ２Ｏ６の対
応するワードに良状態あるいは不良状態のマイナ・ルー
プに対してそれぞれ論理値１あるいはＯを書込むことも
可能である。この場合、バブルを発生させるようなマイ
ナ・ループ内の欠陥に対しても対処できる。なお、この
場合にはマイナ・ループ内の良・不良情報とＤＭ２Ｏ６
の良・不良情報とは同一形式ではないことになる。また
、良・不良情報を記憶している特定ビット部分ＢＡｌ６
にのみ情報を記憶するマイナ・ルーｊプ、例えばマイナ
・ループＮＯ．Ｏを設けることにより、マイナ・ループ
内の記憶位置と前記記憶位置に存在する情報のアドレス
との対応が、電源断に対しても確保される。

すなわち、電源投入直後より連続するブロックに対して
の読取り動作を開）始し、マイナ・ループＮＯ．Ｏから
良状態を示す情報が読出されたならば、その時の他のマ
イナ・ループから読出される良・不良情報をＤＭ２Ｏ６
に書込み、書込み終了後、ブロック・アドレス・カウン
タ２０３を特定値（例えばＯ）に設定するこフとにより
、記憶位置情報のアドレスとの対応が確保される。また
以上の説明ではＤＭ２Ｏ６にＲＡＭを用いていたが、シ
フト・レジスタを用いることも可能である。

なお、必要とするマイナ・ループ数以上に良状態のマイ
ナ・ループ数が存在する場合には、余りの良状態のマイ
ナ・ループを不良状態とみなした良・不良情報を格納さ
せるか、あるいはＤＭ設定信号２２２を論理値０にした
時の通常のアクセス時における読取りデータ転送信号２
２５、あるいは書込みデータ要求信号２２６のパルス数
を規定の数に制限することが必要である。

後者において、新たに不良ループが生じたことにより、
そのマイナ・ループ１０１のＢＡｌ６のバブルが消滅し
た場合、電源投入後にはそのマイナ・ループは不良ルー
プとして取扱われ、余りの良状態のマイナ・ループが使
われるようになる。以上説明したように、本発明によれ
ば、バブル●チップ内のユーザのアクセスが許されない
各マイナ・ループのブロックにその良・不良情報を記憶
させておくことにより、ＰＲＯＭより安価なＲＡＭを使
用することができる。

その結果、ＰＲＯＭの使用に付随して生ずる前記従来の
欠点が解決される。
２

【図面の簡単な説明】

図は本発明による磁気バブル記憶装置の一実施例を示す
構成図である。 １００はバブル・メモリ・チップ、１０１はマイナ・ル
ープ、１０２は欠陥、１０３はゲート、１０４は磁区検
出器、１０５は磁区書込み器、１０６はメイジヤ・ルー
プ、２００は周辺回路、２０１はブロック・アドレス・
レジスタ、２０２はコンパレータ、２０３はブロック●
アドレス●カウンタ、２０４はタイミング・パルス・発
生回路、２０５はワード・アドレス・カウンタ、２０６
は良・不良情報一時記憶回路（ＤＭ）、２０７は読取り
回路、２０８は書込み回路、２０９はゲート駆動回路、
２１０，２１１，２１２，２４１，２４４はＡＮＤ回路
、２１３，２４３は０Ｒ回路、２２０はブロック・アド
レス、２２１はリード・ライト指定信号、２２２は良・
不良情報一時記憶回路設定信号、２２４は読取りデータ
、２２５は読取りデータ転送信号、２２３は書込みデー
タ、２２６は書込みデータ要求信号、２４２はＮ．ＡＮ
Ｄ回路、２４０はインバータを表わす。

Claims (1)

1. 【特許請求の範囲】 １ メイジヤ・マイナ・ループ構成のバブル・メモリ・
   チップと一時記憶手段とを備え、前記バブル・メモリ・
   チップの各マイナ・ループの同一部分を占める特定ビッ
   ト部分に前記各マイナ・ループの記憶動作の良・不良状
   態を示す情報を記憶させておき、電源投入後に前記バブ
   ルチップから読出された前記良・不良状態を示す情報を
   前記一時記憶手段に設定し、この一時記憶手段の内容に
   よつて不良状態のマイナ・ループへのデータ書込みとそ
   こからのデータ読取りを禁止するようにしたことを特徴
   とする磁気バブル記憶装置。 ２ 良・不良状態を示す情報を各マイナ・ループの特定
   ビット部分に書込む時および前記特定ビット部分に記憶
   された前記良・不良状態を示す情報を一時記憶手段に設
   定する時以外は前記特定ビット部分のアクセスを禁止す
   るようにした特許請求の範囲第１項記載の磁気バブル記
   憶装置。 ３ マイナ・ループ内の記憶位置とこの記憶位置に存在
   する情報のアドレスとの対応関係の初期設定に特定マイ
   ナ・ループの前記特定ビット部分の前記良・不良状態を
   示す情報を使用する特許請求の範囲第１項記載の磁気バ
   ブル記憶装置。