JPS6048643A - 情報変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、音声信号等のＰＣＭ記録に使用して好適な情
報変換装置に関する。

背景技術とその問題点 例えば音声信号をＰＣＭ化して磁気記録することが提案
されている。このような装置におい°ζ信号の記録に当
たっては、一般にＮＲＺＩと呼ばれる変調が用いられる
。こればデータ信号中の“１′で信号を反転させ、′０
”で反転さセないようにするものである。

、ところでこのような信号の記録におい°ζ、低域成分
が多く含まれていると再生時の安定性が訊くなる。一方
上述のＮＲＺＩにおいて“０”が連続すると、その間変
６周信号は反転されなくなり、周波数が低−Ｆしてしま
う。

そこでＰＣＭによる情報を任意数のピッ（・ずつに分解
し、そのそれぞれをより多数のビットに変換して、０″
が多数連続しないようにすることが行われている。

このような情報変換方式として、本願出願人は先に以下
のようなものを提案した。

この方式においては、８ビツト（Ｂ１、Ｂ２、Ｂ３〜Ｂ
４・８６〜Ｂ＠ＳＢｙ　、Ｂｅ　）の情報を１０ビツト
　（Ｐｌ　、Ｐ２、Ｐｌ、Ｐ４、Ｐ５、Ｐｓ、Ｐｖ　、
Ｐｇ　、Ｐｓ　、Ｐｚｏ）に変換する。

ここで８ビツト（８１〜Ｂｇ）の１ｎ報が取り得る形態
は２ｅ−２５６通りである。

一方１０ビット（Ｐ１〜Ｐｔｏ）につい′ζは、まず直
流成分を除去するためにばＮＲＺＩ変調後の信号で１（
）ピッＩ・中の５ビットが止（１）、５ビットが負（０
）となればよい。なおＴ　ｍａｘ　／　Ｔ　ｍｉｎ　−
４とするためＮＲＺＩ表現で“０”の連続する数が３１
１Ｍ以下、すなわち変調後の信号で同じレヘルの連続が
４ビット以下となることを条件とする。

このような条件を考えた上で、さらにＮＲＺＩ表現で、
最初または最後の“０”の数が、０個、１個、２個、３
個の場合に分類して、それぞれの場合の組合せの数は次
の表１のようになる。

表　１ この表１から、１０ビツトパタ一ン同士の接続の部分で
も°“０”の連続が３個以下となるようにできるものは
、例えば最初の“０”の数が２個以トで最後の“０”の
数が１個以−トの場合である。ところがこの場合に組合
せの数は、 ６９＋　３４＋　４０−１−２０＋　２０＋　］、０＝
　１９３通りしかない。これでは８ビット２５６の組合
せの数に満たず、他の選び方ではその数はさらに少なく
なる。

そこで直流成分０以外の組合せについて検討Ｊ″る。す
なわち例えば最後の“０”の数が１個以下とした場合に
、最初の０”の数と直流の蓄積量による組合ゼの数は次
の表２のようになる。

表　２ ここで直流の蓄積量につい°Ｃは、例えば第１図に不ず
ように前の組合せの最後が負（０）で終った場合である
。従ゲＣ前の組合せの最後が正（１）で終ゲζいる場合
には正負の符号は逆転する。また例えば先頭のヒントが
”０”の組合せにつム）°乙この先頭ビットを“ピに変
換すると、直流の蓄４Ｈｔは第２図に示すように符号が
逆転する。

そこで例えば表２の内の直流の蓄積量が−２−Ｃ１先頭
ビットが“０”の組合せ ４３　＋　３０　＝　７３ 通りの組合せを利用し、上述の直流成分のなし）第１の
組合せ１９３通りと、この第２の組合せ７３通りの計２
６６通りの内から、８ビット２５６通りの組合せと１対
１で対応させる。そして第２の組合せが現われる度に、
直流の蓄積量が止、負交互になるように先頭ビットを変
換する。

すなわち第３図に不ずように、第２の組合せが現われた
とき、その２ビツト目からの反転回数１１”の数）を計
数し、次の第２の組合せが現われるまでに、反転回数が
偶数ならＡに示すように先頭ビット（矢印）を“１”に
変換し、奇数ならＢに示すように０″のままとする。

これによって±２の直流のｍ積が生じても、次の第２の
組合せでこれが相殺され、どのような組合せの連続でも
直流成分が０になる。

さらに第４図は上述の方式に従って変換を行う装置の一
例を示す。図において（１１は入力端子、（２１は入力
用の８ビツトシフトレジスク、（３）は変換ロジック、
（４）は出力用１０ビットシフトレジスタである。そし
て入力端子！１１に供給される情報が８ビツトずつシフ
１−レジスタ（２）の中を転送され、８ビツト（Ｂｚ〜
Ｂｅ）の情報が変換ロジック（３）に供給される。この
変換ロジック（３）で上述の１対１の変換が行われ、変
換された１０ピツ）　（Ｐｉ〜Ｐｔｏ）の情報がシフＩ
・レジスタ（４）に供給される。

また変換後の信号の反転回数が検出される。ここで反転
回数は組合せごとに予め判っ゛（いるので、例えば変換
ロジック（３）を構成するり−ドオンリーメモリから反
転回数の情報（反転回数が奇数か偶数かのみでよく、例
えば奇数のとき１″）を同時に出力することができる。

この出力Ｑがラッチ回路（８）に供給され、このラッチ
出力Ｑ′が変換ロジック（３）に供給される。さらに入
力端子＋１１に供給される情報８ビツトごとのタイミン
グが検出回路（９）で検出され、このタイミング信号が
シフトレジスタ（４）のロード端子及びラッチ回路（８
）のランチ端子に供給される。

そして例えば上述の第２の組合せに変換される時に、Ｑ
′を用いて、Ｑ′力げ０”なら先頭ピッ１−を“１″、
Ｑ′が１″なら先頭ビットを“０″に変換する。その時
Ｑには出力された第２の組合せの反転回数の奇数偶数情
報が出力されラッチされる。さらに第１の組合せに変換
される時は、出力のｌＯビットはそのまま出力されると
共に、Ｑには出力された第１の組合せの反転回数とＱ′
の和の奇数偶数情報が出力されラッチされる。

さらにクロック端子（５）から、人力信号のクロックの
５７／４倍の周波数のクロック信号がシフトレジスタ（
４）に供給され、上述の１０ビツトが順次読み出される
。この信号がＪＫフリップフロップ（６）に供給され、
端子（５）からのクロック信号がフリップフロップ（６
）に供給されて、ＮＲＺＩ変調された信号が出力端子（
７）に取り出される。

また第５図はｆｊＥｔＪｍのための装置の例を示し、入
力端子（１１）からの信号がＮＲＺＩの復調回路（１２
）を通じ゛ＵＩＯビットシフトレジスタ（１３）に供給
され、このシフ（−レジスタ（１３）からの（Ｐ１〜Ｐ
１０）の情報が変換ロジック（１４）に供給される。そ
して上述のｌ対ｌの逆変換による復調が行われ、ｉＭ調
された（Ｂｔ〜Ｂｓ）の情報がシフトレジスタ（１５）
に供給され、出力端子（１６）に取り出される。なお上
述の第２の組合せによる１０ビツトが供給されたときは
、先頭ビットを無視し゛（逆変換が行われるようにされ
る。

このようにして変換及び復調を行うことができる。

ところがこの方式におい°ζ、変換ロジック（３）、（
１４）をリードオンリーメモリで構成゛３ると、極め°
Ｃ多くのヒツト数が必要であり、例えば回路をＬＳＩ化
した場合に広い面積を必要として好ましくない。

発明の目的 本発明はこのような点にかんがみ、変換ロジ・ツクを簡
略化できるようにするものである。

発明の概要 本発明は、ｍビットの情報データをｎビットに変換し、
上記ｎピントの情報データをｍビ・ノドに復調するに当
り、上記ｍビットの情報データ及びｎビットの情報デー
タを単一のロジ・ツク回路に供給し、このロジック回路
に制御端子を設け、上記ロジック回路に上記制御端子が
１のとき選択される第１の部分、」二記制御端子が０の
とき選択される第２の部分、常に選択される第３の部分
を設け、」二記変換及びｆｆｉ　開に共通に使用される
ロジックを上記第３の部分に形成するようにしたことを
特徴とする情報変換装置であって、これによれば変換ロ
ジックを簡略化できる。

実施例 例えば」二連の条件を満すｌＯビットのパターンは全体
で１０２４パターンの内で２７８バクーン存在する。

この１０ビツトの２７８パターンにおいて、これを上位
、−ト位５ビットに分割して分類すると、下位５ビツト
のパターンは次の表３のようにＡ−Ｅの５群に分類でき
る。なおこの他に例外パターンがある。

表　３ この表３において、Ａ、Ｂ群は先頭と７１−が反転し残
り４ビツトは等しい。またＣ、Ｄ群の下位３ビツトはＡ
群で先頭が０、Ｂ群で先頭力月のバターンのト位３ピッ
１−に等しい。

これに対して」１位５ビットは次の表４のように２１パ
ターン存在している。

表　４ これらのパターンに対して、上述の条件を満して接続可
能な下位５ビツトの群＜Ａ−Ｅ）は表中の中央欄に不ず
ようになる。なお表中Ａ゛はＡ群中で先頭が０以外のも
の、Ｂ′は８群中で先頭が００以外のものを示す。

そこで表中に丸印を附した群を採用することにより、そ
れぞれの接続によって形成されるパターンの数は表中の
右欄に示すようになり、合計２４０のパターンを形成す
ることができる。これにさらに上位５ビットがＥ群にな
る１６パターンを加えて２５６のパターンを形成するこ
とができる。

これに対して、８ビツトの入カバターンを上位、下位４
ビツトずつに分割する。ここで各４ビツトのパターンは
それぞれ１６パターンずつである。そごで、上位４ピン
トのパターンをそれぞれ表４の２ｉパターンの１つある
いはそれ以上と対応させると共に、−１位４ビツトのパ
ターンをそれぞれ表３の５群のパターンと対応させる。

すなわち、まず下位４ビツトの１６パターンを表３１７
）ＡＳＢ群の１６パターンに対応させる。これによって
表４の中央欄でＡ、Ｂ　（Ｂ’　も含む）群の採用され
る上位５ビツトの９パターンについζは入力の上位４ビ
ツトをそのまま対応させることができる。次にＡ　（Ａ
’　も含む）、Ｂ群のいずれか一方のみの採用される上
位５ビツトの９パターンの内で、Ｂ群の採用される２パ
ターンとＡ群の採用される任意の２パターンとを組合せ
て、これらの上位５ビツトの２組（各２パターン）を人
力の−Ｌ位４ヒツトの２パターンに対応させる。またＡ
群の採用される残りの５パターンの内の任意の２パター
ンを組合せて、これらの上位５ビツトの１組（２パター
ン）を入力の上位４ビツトの１パターンに対応させる。

さらにＡ　（Ａ’　も含む）、０群の採用される上位５
ビットの２パターンとＡｍの採用される残りの３パター
ンの内の任意の２パターンとを組合せて−これらの上位
５ビツトの２組（各２パターン）を人力の−Ｆ上位４ビ
ット２パターンと対応させる。またＡ群の採用される残
りの１パターンと、Ｂ、、Ｉ）群の採用される１パター
ンとを組合セて、これらの上位５ビツトの１組く２パタ
ーン）を人力の上位４ビツトの１パターンに対応さ・Ｌ
る。そしてＥＪＩＦの採用される上位５ビツトの１６バ
クーンを人力の上位４ビツトの１パターンに対応させる
。

このように組合せることにより、８−１０変換を４→５
変換の２系統に分割することができ変換ロジックを極め
て簡略化することができる。

さらに以下に変換、復調回路の一例について説明する。

第６図においζ、（２１）は８ビツトの入力端子群、（
２２）はプログラマブル・ロジック・アレー（ＰＬＡ）
あるいはゲートで構成する変換の主論理回路、（２３）
は回路（２２）を軽減するための副論理回路である。

この副論理回路（２３）においては、人力のパターンの
検出により例えば上述の例におい°ζ、Ｂ群を含まない
組のパターンに対応する入力があったときオン、それ以
外のときオフの検出信号ａ、Ｅ群を含む組に対応する入
力があったときオン、それ以外でオフの検出信号す、Ａ
’　、Ｂ’群を含む組に対応する入力があったときオン
、それ以外でオフの検出信号Ｃが形成される。

すなわち例えばＡ群を２つもつ組を人力上位４ビットの
６Ｈ１７Ｈ，Ｂ、に割り当て、Ｅ群を含む組を人力上位
４ビツトのＦ、に割り当てた場合の回路の具体例は第７
図のようになる。なお検出信号Ｃについζば表３におい
゛Ｃ入カド位３ビットのＯＯＯ〜１１１が上から順に割
り当てられた場合に、０１０．１００　、１１０でオン
、それ以外でオフとなるようにすればよく、図中に示す
回路となる。

そしてこれらの検出信号ａ　”−”　ｃが回路（２２）
に供給され、これによって変換ロジックを制御すること
により、変換ロジックを極め°ζ簡略化するごとができ
る。

なお（２４）は主論理回路（２２）を軽減するためにＰ
ＬＡの出力に入れるインバータ群であっ′乙（）のつい
ていないものの効果は大きい。（）のついているものに
ついても入っている方が有利である。

また（２５）は出力用のシフトレジスタである。

さらに（２６）は上述の直流の蓄積量の検出によって出
刃先頭ビットの反転制御信号を形成する回路である。ま
た（２７）はこの制御信号によって先頭ビットを反転す
るためのイクスクルーシブオア回路、（２Ｂ）は直流蓄
積量の検出回路である。

ここで反転制御信号形成回路（２６）は次のように形成
される。

第８図において、出力の偶数番目のビットの出力がイク
スクルーシブオア回路（３１）に供給され、全てのイク
スクルーシブオアが採られる。ここで偶数ビットが１の
ときはこの部分で反転が行われるごとになり、このビッ
トと直前のビットとの直流量は０になる。これに対して
０のときは±２の直流量が存在する。さらに０が２個の
場合、直流量は０か±４、同様に３１ｖ１の場合は±２
か±６となる。ずなわら０の数が偶数なら直流量は０、
±４、±８・・・奇数なら±２、±６、±１０・・・と
なる。一方１０ビットの全体の直流量は０か−２に限定
されている。従って上述の偶数番目のビットの０の数が
偶数か奇数かを検出することにより、直流量が０か±２
かを判定することができる。

そこで上述のイクスクルーシブオア回路（３１）におい
°ζ、出力が１のとき直流ＭＯ，０のとき−２を検出す
ることができる。

さらに第８図におい”ζ、イクスクルーシブオア回路（
３２）とＤフリップフロップ（３３）　とでＮＲＺＩ変
調回路が構成される。

また直流蓄積量検出回路（２８）はアッヅダウンカウン
タ（３４）にて構成される。すなわちカウンタ（３４）
はＡの周波数のクロックで駆動され、偶数番目のビット
のみが計数される。またイクスクルーシブオア回路（３
２）の出力に゛ζアップダウンが制御される。これによ
って直流の蓄積量が検出される。なおりウンタ（３４）
の出力は密に２ビット遅れるので、値を最終の２ピッ；
・でｈ１１止するようにイクスクルーシブオア回路（３
５）、（３６）が設けられる。

これによって直流の蓄積量の正負が検出され、この信号
とイクスクルーシブオア回路（３１）からの信号とがナ
ンド回路（３７）に供給され′ζ出刃先四ビットの反転
制御信号が形成される。

なお先頭ビットの反転につい”ζは、カウンタ等に“Ｃ
直流渭積星を検出し、シフトレジスタ（２５）からの出
力の先頭ビットを直接反転するようにしＣもよい。

このようにして変換信号が出力端子（２９）に取り出さ
れる。

さらに第９図は復調回路の例を不ず。（４１）は直流蓄
積量の検出回路でカウンタ等で構成される。

人力信号はこの回路（４１）を通過してシフトレジスタ
（４２）に供給され、この先頭ビットがイクスクルーシ
ブオア回路（４３）にて回１ｉｄ（４１）からの信号に
応じ一ζ反転されて主論理回路（４４）に供給される。

また（４５）は副論理回路であって、例えば第１０図に
示すように構成されてＥ群を含むパターンのとき検出信
号ｅ、Ａ群を含むパターンのとき検出信号ｆを形成する
。なおＡ、Ｂ群の検出に当っては、第３、第５ビツトが
等しくかつ先頭が１のとき及び第３、第５ビツトが異な
りかつ先頭が０のときＡ群、第３、第５ヒツトが等しく
かつ先頭が０のとき及び第３、第５ビツトが異なりかつ
先頭が１のときＢ群である。

そしてこれらの検出信号θ、ｆが回路（４４）に供給さ
れ、これによっ′ζ変換ロジックを制御することにより
、変換ロジックを極めて簡略化することができる。

なお検出信号ｆを用いることにより、人力の第６ビツト
は不要となる。

このようにして復調信号が出力端子群（４５）に取り出
される。

さらに第１１図は変換及びｉｌ　ｌｆＪ回路の主論理回
路（２２）、（４４）を一体化の回路（５ｏ）する場合
であって、第６図の入力端子群（２１）に相当する入力
回路（２１’）及び第９図のシフトレジスタ（４２）の
出力を共にトライステートとし゛（共通に接続し゛ζ主
論理回路（５０）に接続する。−力変換、復調の切換信
号を端子（５１）から主論理回路（５ｏ）に供給する。

一方主論理回路（２２）、（４４）のロジックを検削す
ると、両者に共通のロジックも多く存在している。

そこで図示のように端子（５１）からの信号がＯのとき
選択されるロジックＸ、■のとき選択されるロジックＹ
、雷に選択される共通のロジックＺを設けることにより
、両者を別体に構成した場合より構成を一層簡略化する
ことができる。

なお変換と復調を同時に行いたい場合には、これらを時
分割で行うことができる。

発明の効果 本発明によれば、変換ロジックを簡略化することができ
た。

【図面の簡単な説明】

第１図〜第５図は背景技術の説明のための図、第６図〜
第１１図は本発明の説明のための図である。 （２２）、（４４）、（５０）は主論理回路、（２３）
、（４５）は副輪理回路、（３１）はイクスクルーシブ
オア回路、（５１）は切換制御端子である。 第５図 ｆ３ 第６図

Claims (1)

【特許請求の範囲】
1. ｍビットの情報データをｎビットに変換し、上記ｎビッ
   トの情報データをｍビットに復調するに当り、上記ｒｎ
   ビットの情報データ及びｎビットの情報データを単一の
   ロジック回路に供給し、このロジック回路に制御端子を
   設け、上記ロジック回路に上記制御端子が１のとき選択
   される第１の部分、上記制御端子が０のとき選択される
   第２の部分、常に選択される第３の部分を設け、上記変
   換及び１１ｔｍに共通に使用されるロジックを上記第３
   の部分に形成するようにしたことを特徴とする情報変換
   装置。