JPS6049452A - メモリタイミングチェック方式 - Google Patents
メモリタイミングチェック方式Info
- Publication number
- JPS6049452A JPS6049452A JP58157386A JP15738683A JPS6049452A JP S6049452 A JPS6049452 A JP S6049452A JP 58157386 A JP58157386 A JP 58157386A JP 15738683 A JP15738683 A JP 15738683A JP S6049452 A JPS6049452 A JP S6049452A
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- JP
- Japan
- Prior art keywords
- signal
- counter
- cycle
- memory
- address strobe
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分卦
本発明はＮ回ニブルモードで動作するメモリのタイミン
グチェック方式に関する。
グチェック方式に関する。
山）技術の背景
最近のメモリチップは、その機能の一つとしてニブルモ
ードという機能を持つようになっている。この機能は、
連続したリーＦ、ライト動作が行われる場合、制御回路
より最初列アドレスストローブ信号が与えられ、次にＮ
回続けて行アドレスストローブ信号が与えれると、該メ
モリチップ側においては、列アドレスを一定にして、行
アドレスのみＮ回、＋１することにより、毎回列アドレ
ス、行アドレスを与えなくとも、該メモリチップをアク
セスできる動作であり、メモリチップをアクセスする場
合に、メモリアクセスの高速化を図る手段の一つである
。
ードという機能を持つようになっている。この機能は、
連続したリーＦ、ライト動作が行われる場合、制御回路
より最初列アドレスストローブ信号が与えられ、次にＮ
回続けて行アドレスストローブ信号が与えれると、該メ
モリチップ側においては、列アドレスを一定にして、行
アドレスのみＮ回、＋１することにより、毎回列アドレ
ス、行アドレスを与えなくとも、該メモリチップをアク
セスできる動作であり、メモリチップをアクセスする場
合に、メモリアクセスの高速化を図る手段の一つである
。
上記ニブルモード機能付きメモリチップを使用したメモ
リシステムをアクセスした場合のエラーの検出に関して
は、誤り訂正符号論理機構（ＥＣＣ）を有するメモリシ
ステムにおいては、リードエラーの場合、上記誤り訂正
符号論理機構（ＥＣＣ）によって、各サイク！ニーｌ毎
に検出される可能性が大きく、あまり問題とはならない
。然して、ライトエラーの場合は、別の命令によって当
該アドレスの内容を読み取って演算した結果をソフトウ
ェア上で見て、始めて書き込み時に障害があったことが
明らかになるという障害の潜在化の問題があり、特にニ
ブルモードで動作させる場合には、障害が発生したサイ
クルで、即時に障害を検出する必要があり、効果的な対
策の検討が望まれていた。
リシステムをアクセスした場合のエラーの検出に関して
は、誤り訂正符号論理機構（ＥＣＣ）を有するメモリシ
ステムにおいては、リードエラーの場合、上記誤り訂正
符号論理機構（ＥＣＣ）によって、各サイク！ニーｌ毎
に検出される可能性が大きく、あまり問題とはならない
。然して、ライトエラーの場合は、別の命令によって当
該アドレスの内容を読み取って演算した結果をソフトウ
ェア上で見て、始めて書き込み時に障害があったことが
明らかになるという障害の潜在化の問題があり、特にニ
ブルモードで動作させる場合には、障害が発生したサイ
クルで、即時に障害を検出する必要があり、効果的な対
策の検討が望まれていた。
ｔＣ）従来技術と問題点
ニブルモード機能付きメモリチップを使用したメモリシ
ステムにおいては、特にライト動作の時、メモリチップ
に対する制御信号に起因する障害においても、該障害自
身が潜在化する危険があり、その障害探索に伴うデータ
処理システムのオーバヘッドを大きくする要因を増やす
問題があった。
ステムにおいては、特にライト動作の時、メモリチップ
に対する制御信号に起因する障害においても、該障害自
身が潜在化する危険があり、その障害探索に伴うデータ
処理システムのオーバヘッドを大きくする要因を増やす
問題があった。
［ｄ） 発明の目的
本発明は上記従来の欠点に鑑み、ニブルモードで動作す
るメモリをアクセスした時に、メモリ制御回路から出さ
れる制御信号のエラーを、上記ニブルモードサイクル毎
に検出する方法を提供することを目的とするものである
。
るメモリをアクセスした時に、メモリ制御回路から出さ
れる制御信号のエラーを、上記ニブルモードサイクル毎
に検出する方法を提供することを目的とするものである
。
（Ｑｌ 発明の構成
そしてこの目的は、本発明によれば、Ｎ回ニブルモード
で動作するメモリのタイミングチェック方式であって、
少なくとも（Ｎ＋１）回をカウントできるカウンタを具
備し、読み出しサイクル時には、列アドレスストローブ
信号により、上記カウンタの初期設定を行い、行アドレ
スストローブ信号により該カウンタを＋１ずつ更新し、
書き込みサイクル時には、同様に列アドレスストローブ
信号により、上記カウンタを初期設定を行い、行アドレ
スストローブ信号とライトイネーブル信号との論理積を
とった信号により、該カウンタを＋１ずつ更新し、各サ
イクルの終了時に、上記カウンタの内容が十Ｎされてい
るか否かをチェックする手段を設けて、メモリのタイミ
ングの正常性をチェックする方法を提供することによっ
て達成され、ニブルモードで動作している各メモリサイ
クル毎に、制御信号のタイミングエラーが検出できるの
で、制御信号による障害を潜在化させない利点がある。
で動作するメモリのタイミングチェック方式であって、
少なくとも（Ｎ＋１）回をカウントできるカウンタを具
備し、読み出しサイクル時には、列アドレスストローブ
信号により、上記カウンタの初期設定を行い、行アドレ
スストローブ信号により該カウンタを＋１ずつ更新し、
書き込みサイクル時には、同様に列アドレスストローブ
信号により、上記カウンタを初期設定を行い、行アドレ
スストローブ信号とライトイネーブル信号との論理積を
とった信号により、該カウンタを＋１ずつ更新し、各サ
イクルの終了時に、上記カウンタの内容が十Ｎされてい
るか否かをチェックする手段を設けて、メモリのタイミ
ングの正常性をチェックする方法を提供することによっ
て達成され、ニブルモードで動作している各メモリサイ
クル毎に、制御信号のタイミングエラーが検出できるの
で、制御信号による障害を潜在化させない利点がある。
（ｆｌ 発明の実施例
本発明の主旨を要約すると、ニブルモードで動作するメ
モリチップにおいては、メモリ制御回路から該メモリチ
ップに送出される制御信号は、１メモリサイクルにおい
て、一つの列アドレスストローブ信号がでると、一般に
Ｎ回の行アドレスストローブ信号が連続して送出される
ように制御されるので、そのＮ回の行アドレスストロー
ブ信号をカウントして、各メモリサイクルの終了時点で
、正しくＮ回カウントしているか否かを見て、該メモリ
タイミングの正常性をチェックしようとするものである
。
モリチップにおいては、メモリ制御回路から該メモリチ
ップに送出される制御信号は、１メモリサイクルにおい
て、一つの列アドレスストローブ信号がでると、一般に
Ｎ回の行アドレスストローブ信号が連続して送出される
ように制御されるので、そのＮ回の行アドレスストロー
ブ信号をカウントして、各メモリサイクルの終了時点で
、正しくＮ回カウントしているか否かを見て、該メモリ
タイミングの正常性をチェックしようとするものである
。
以下本発明の実施例を図面によって詳述する。
第１図が本発明の一実施例をブロック図で示したもので
あり、第２図は本発明による動作をタイムチャートで示
した図である。
あり、第２図は本発明による動作をタイムチャートで示
した図である。
図面において、１はメモリ制御回路、２はメモリ部（高
集積化されたメモリチップ）、３は行アドレスストロー
ブ信号をカウントアツプするカウンタ、４は列アドレス
ストローブ信号の立ち下がりと立ち上がりを論理微分す
る微分回路、５〜７及び１０はナンド回路、８．９は否
定回路である。
集積化されたメモリチップ）、３は行アドレスストロー
ブ信号をカウントアツプするカウンタ、４は列アドレス
ストローブ信号の立ち下がりと立ち上がりを論理微分す
る微分回路、５〜７及び１０はナンド回路、８．９は否
定回路である。
第２図のタイムチャートを参照しながら、第１図に示し
た実施例の動作を説−明する。
た実施例の動作を説−明する。
先ず、ライト動作時においては、メモリ制御回路１から
、書き込み動作を示すＳＴＯＲＥ信号と共に、列アドレ
スストローブ（ＲＡＳ ）信号が出力され、列アドレス
ストローブ（ＲＡＳ ）信号はメモリ部２に入力される
と共に、微分回路４にも入力される。
、書き込み動作を示すＳＴＯＲＥ信号と共に、列アドレ
スストローブ（ＲＡＳ ）信号が出力され、列アドレス
ストローブ（ＲＡＳ ）信号はメモリ部２に入力される
と共に、微分回路４にも入力される。
微分回路４においては、列アドレスストローブ（ＲＡＳ
）信号の立ち下がり微分がとられ、カウンタ３をリセ
ットする信号ＲＥＳＥＴを出力し、カウンタ３をリセッ
トする。従って、カウンタ３の出力値は０００となるが
、本実施例においては、カウンタ３の１ビツト目と２ビ
ツト目には否定回路８．９が挿入されてい番ので、Ｑｌ
、 Ｑ２． Ｑ３の出力値は１１０となっている。
）信号の立ち下がり微分がとられ、カウンタ３をリセ
ットする信号ＲＥＳＥＴを出力し、カウンタ３をリセッ
トする。従って、カウンタ３の出力値は０００となるが
、本実施例においては、カウンタ３の１ビツト目と２ビ
ツト目には否定回路８．９が挿入されてい番ので、Ｑｌ
、 Ｑ２． Ｑ３の出力値は１１０となっている。
次に、ニブルモードの動作に従って、行アドレスストロ
ーブ（ＣＡＳ ）信号、ライトイネーブル（■）信号が
連続して、Ｎ個（本実施例ではＮ＝４）出力され、メモ
リ部２に供給されると共に、ナンド回路５，６に入力さ
れるように動作する。
ーブ（ＣＡＳ ）信号、ライトイネーブル（■）信号が
連続して、Ｎ個（本実施例ではＮ＝４）出力され、メモ
リ部２に供給されると共に、ナンド回路５，６に入力さ
れるように動作する。
この結果、ナンド回路６の出力（ＣＬＯＣＫ ）は、上
記行アドレスストローブ（ＣＡＳ ）信号、ライトイネ
ーブル（ＷＥ）信号と同じパルス列となり、該パルス信
号をカウンタ３がカウントアンプするように動作する。
記行アドレスストローブ（ＣＡＳ ）信号、ライトイネ
ーブル（ＷＥ）信号と同じパルス列となり、該パルス信
号をカウンタ３がカウントアンプするように動作する。
この時のカウンタ３の動作は、第２図のタイムチャート
から明らかな如く、口１． Ｑ２． Ｑ３の出力点で見
て、初期値１１０から０１０．１００，０００．１１１
にカウントアツプし、４個目の行アドレスストローブ（
ＣＡＳ ）信号、ライトイネーブル（ＷＥ）信号がメモ
リ部２に入力された所で、ナンド回路１０で該ニブルモ
ードサイクルの終了を示す列アドレスストローブ（ＲＡ
Ｓ ”）信号の立ち上がり微分信号（ＳＴＲＯＢＢ）と
論理積がとれ、チェックアウト信号（ＣＨＫＯＵＴ）を
出力し、上記ニブルモード動作が正常終了したことを示
す。
から明らかな如く、口１． Ｑ２． Ｑ３の出力点で見
て、初期値１１０から０１０．１００，０００．１１１
にカウントアツプし、４個目の行アドレスストローブ（
ＣＡＳ ）信号、ライトイネーブル（ＷＥ）信号がメモ
リ部２に入力された所で、ナンド回路１０で該ニブルモ
ードサイクルの終了を示す列アドレスストローブ（ＲＡ
Ｓ ”）信号の立ち上がり微分信号（ＳＴＲＯＢＢ）と
論理積がとれ、チェックアウト信号（ＣＨＫＯＵＴ）を
出力し、上記ニブルモード動作が正常終了したことを示
す。
第２図のタイムチャートにおいて、第２回目のニブルモ
ード動作を見ると、行アドレスストローブ（ＣＡＳ ）
信号が２個目で欠ける異常動作となっている。この時、
ナンド回路６の信号（ＣＬＯＣＫ ）も２発目が欠ける
ように動作しく即ち、カウントアンプが１個少なくなる
） 、Ｑｌ、 Ｑ２． Ｑ３の出力点で見ると、初期値
１１０から０１０，０１０，１００，０００となり、正
常に動作しているライトイネーブル（ＷＥ）信号の４個
目において、全カウントにならない為、該ニブルモード
サイクルの終了を示す列アドレスがとれず、チェックア
ウト信号（ＣＩＩＫＯＵＴ）を出力しないように動作し
、このニブルモード動作が異常であったことを示す。
ード動作を見ると、行アドレスストローブ（ＣＡＳ ）
信号が２個目で欠ける異常動作となっている。この時、
ナンド回路６の信号（ＣＬＯＣＫ ）も２発目が欠ける
ように動作しく即ち、カウントアンプが１個少なくなる
） 、Ｑｌ、 Ｑ２． Ｑ３の出力点で見ると、初期値
１１０から０１０，０１０，１００，０００となり、正
常に動作しているライトイネーブル（ＷＥ）信号の４個
目において、全カウントにならない為、該ニブルモード
サイクルの終了を示す列アドレスがとれず、チェックア
ウト信号（ＣＩＩＫＯＵＴ）を出力しないように動作し
、このニブルモード動作が異常であったことを示す。
上記チェックアウト信号（ＣＩＩＫＯＵＴ）が閉塞され
る動作は、ライトイネーブル（−Ｅ）信号が欠けた時に
も、同じように動作することは、ナンド回路７．６の論
理条件を見れば明らかである。
る動作は、ライトイネーブル（−Ｅ）信号が欠けた時に
も、同じように動作することは、ナンド回路７．６の論
理条件を見れば明らかである。
同様にして、リード動作の時は、行アドレスストローブ
（ＣＡＳ ）信号のみをナンド回路５で受けて、カウン
タ３をカウントアツプするＣＬＯＣＫ信号を作成してい
るので（この時、書き込み動作を示す信号５ＴＯＲＥが
論理“０”であるので、ナンド回路７の出力は常時論理
″１”となっていて、上記ＣＬＯＣＫ信号の作成には関
与しないようになっている）、該ＣＬＯＣＫ信号をカウ
ントアンプすることにより、リード動作の異常を検出す
ることができる。
（ＣＡＳ ）信号のみをナンド回路５で受けて、カウン
タ３をカウントアツプするＣＬＯＣＫ信号を作成してい
るので（この時、書き込み動作を示す信号５ＴＯＲＥが
論理“０”であるので、ナンド回路７の出力は常時論理
″１”となっていて、上記ＣＬＯＣＫ信号の作成には関
与しないようになっている）、該ＣＬＯＣＫ信号をカウ
ントアンプすることにより、リード動作の異常を検出す
ることができる。
第２図のタイムチャートでは正常なリード動作を示して
いる。
いる。
ｆｇｌ 発明の効果
以上、詳細に説明したように、本発明のメモリタイミン
グチェック方式は、メモリアクセス動作がＮ回ニブルモ
ードで動作している時、該ニブルモードサイクル毎に、
読み出しサイクルの時は行アドレスストローブ（ＣＡＳ
）信号のみを、書き込みサイクルの時は行アドレスス
トローブ（ＣＡＳ）信号とライトイネーブル（％ｌＥ）
信号との論理積をとった信号をカウンタでカウントアツ
プし、該カウンタの内容が十Ｎされているがどうかをチ
ェックするように動作するので、ニブルモードで動作し
ている各メモリサイクル毎に、制御信号のタイミングエ
ラーが検出でき、制御信号による障害を潜在化させない
効果がある。
グチェック方式は、メモリアクセス動作がＮ回ニブルモ
ードで動作している時、該ニブルモードサイクル毎に、
読み出しサイクルの時は行アドレスストローブ（ＣＡＳ
）信号のみを、書き込みサイクルの時は行アドレスス
トローブ（ＣＡＳ）信号とライトイネーブル（％ｌＥ）
信号との論理積をとった信号をカウンタでカウントアツ
プし、該カウンタの内容が十Ｎされているがどうかをチ
ェックするように動作するので、ニブルモードで動作し
ている各メモリサイクル毎に、制御信号のタイミングエ
ラーが検出でき、制御信号による障害を潜在化させない
効果がある。
第１図が本発明の一実施例をブロック図で示した図、第
２図は本発明による動作をタイムチャートで示した図で
ある。 図面において、１はメモリ制御回路、２はメモリ部、３
はカウンタ、４は微分回路、 ＲＡＳは列アドレススト
ローブ信号、 ＣＡＳば行アドレスストローブ信号、
ＷＥはライトイネーブル信号、 ＲＥＳＥＴはカウンタ
をリセットする信号、 ＣＬＯＣＫはカウンタをカウン
トアンプする信号、 ５ＴＲＯＢＥはニブルモードサイ
クルの終了を示す信号、 ＣＩＩＫＯｌｌＴは制御タイ
ミングの正常性を示す信号、をそれぞれ示す。
２図は本発明による動作をタイムチャートで示した図で
ある。 図面において、１はメモリ制御回路、２はメモリ部、３
はカウンタ、４は微分回路、 ＲＡＳは列アドレススト
ローブ信号、 ＣＡＳば行アドレスストローブ信号、
ＷＥはライトイネーブル信号、 ＲＥＳＥＴはカウンタ
をリセットする信号、 ＣＬＯＣＫはカウンタをカウン
トアンプする信号、 ５ＴＲＯＢＥはニブルモードサイ
クルの終了を示す信号、 ＣＩＩＫＯｌｌＴは制御タイ
ミングの正常性を示す信号、をそれぞれ示す。
Claims (1)
- Ｎ回ニブルモードで動作するメモリのタイミングチェッ
ク方式であって、少なくとも（Ｎ＋１）回をカウントで
きるカウンタを具備し、読み出しサイクル時には、列ア
ドレスストローブ信号により、上記カウンタの初期設定
を行い、行アドレスストローブ信号により該カウンタを
＋１ずつ更新し、書き込みサイクル時には、同様に列ア
ドレスストローブ信号により、上記カウンタを初期設定
を行い、行アドレスストローブ信号とライトイネーブル
信号との論理積をとった信号により、該カウンタを＋１
ずつ更新し、各サイクルの終了時に、上記カウンタの内
容が十Ｎされているか否かをチェックする手段を設けて
、メモリのタイミングの正常性をチェックすることを特
徴とするメモリタイミングチェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157386A JPS6049452A (ja) | 1983-08-29 | 1983-08-29 | メモリタイミングチェック方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157386A JPS6049452A (ja) | 1983-08-29 | 1983-08-29 | メモリタイミングチェック方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6049452A true JPS6049452A (ja) | 1985-03-18 |
Family
ID=15648503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58157386A Pending JPS6049452A (ja) | 1983-08-29 | 1983-08-29 | メモリタイミングチェック方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6049452A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103458290A (zh) * | 2013-08-21 | 2013-12-18 | 深圳市同洲电子股份有限公司 | 一种兼容多种内存时序的方法和数字电视终端 |
-
1983
- 1983-08-29 JP JP58157386A patent/JPS6049452A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103458290A (zh) * | 2013-08-21 | 2013-12-18 | 深圳市同洲电子股份有限公司 | 一种兼容多种内存时序的方法和数字电视终端 |
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