JPS6050952A - 耐放射線半導体素子 - Google Patents
耐放射線半導体素子Info
- Publication number
- JPS6050952A JPS6050952A JP58157781A JP15778183A JPS6050952A JP S6050952 A JPS6050952 A JP S6050952A JP 58157781 A JP58157781 A JP 58157781A JP 15778183 A JP15778183 A JP 15778183A JP S6050952 A JPS6050952 A JP S6050952A
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- JP
- Japan
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- layer
- hole
- region
- radiation
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は耐放射線型半導体素子に係り、強い放射線の
下で使用される半導体素子、例えば人工衛星に搭載され
る電子計算機のＣ−ＭＯ８素子の耐放射線構造を改良す
る。
下で使用される半導体素子、例えば人工衛星に搭載され
る電子計算機のＣ−ＭＯ８素子の耐放射線構造を改良す
る。
従来、例えば人工衛星に搭載される電子計算機の半導体
素子は宇宙空間で強い放射線を浴び、貫通させるので電
気動作状態に変化を生じ失調する。
素子は宇宙空間で強い放射線を浴び、貫通させるので電
気動作状態に変化を生じ失調する。
これを防止するため、金属で作られた放射線防護カバー
を半導体素子の周囲に設置する手段があるが、重量が大
になるという重大な欠点がある。
を半導体素子の周囲に設置する手段があるが、重量が大
になるという重大な欠点がある。
従来のバイポーラＩＣで、例えばテキサスインスツルメ
ント社の特許による「アイソレーンヨン拡散法」等にみ
られる個々のトランジスタをＩＣ内で絶縁する技術が公
知になっている。
ント社の特許による「アイソレーンヨン拡散法」等にみ
られる個々のトランジスタをＩＣ内で絶縁する技術が公
知になっている。
しかし、Ｃ−ＭＯ８素子については逆バイアスが印加さ
れるＭＯＳ ）ランジスタが原理的にアイソレーション
不要のため、このような構成のものが知られていなかっ
た。まして、Ｃ−ＭＯ８単位内のことは全く考えられて
いなかった。
れるＭＯＳ ）ランジスタが原理的にアイソレーション
不要のため、このような構成のものが知られていなかっ
た。まして、Ｃ−ＭＯ８単位内のことは全く考えられて
いなかった。
斜上により、放射線の入射により半導体内に電子／正孔
対を発生すると、Ｃ−ＭＯＳ内に寄生サイリスタが形成
され、隣接の素子間に導通状態が生じ失調の原因になる
。
対を発生すると、Ｃ−ＭＯＳ内に寄生サイリスタが形成
され、隣接の素子間に導通状態が生じ失調の原因になる
。
また、モトローラ社の特許でアニユラ構造がＰＮＰプレ
ーナトランジスタに実施されているが、これは耐圧劣化
対策用でありＣ−ＭＯＳでもアイソレーション層は設け
られているが放射線対策にはならない。
ーナトランジスタに実施されているが、これは耐圧劣化
対策用でありＣ−ＭＯＳでもアイソレーション層は設け
られているが放射線対策にはならない。
斜上の如くバイポーラＩＣｌ−関する従来の構造は低抵
抗層が側面部と底面部で導電型が異なり、しかも、相互
は接続していないものである（第１３図参照） 〔発明の目的〕 この発明は背景技術の問題点を除去するための耐放射線
半導体素子の改良構造を提供するもので、放射線により
Ｃ−ＭＯ８ＩＣ（含ＶＬＳＩ）ｌニー寄生サイリスクが
形成されるのを防止する。
抗層が側面部と底面部で導電型が異なり、しかも、相互
は接続していないものである（第１３図参照） 〔発明の目的〕 この発明は背景技術の問題点を除去するための耐放射線
半導体素子の改良構造を提供するもので、放射線により
Ｃ−ＭＯ８ＩＣ（含ＶＬＳＩ）ｌニー寄生サイリスクが
形成されるのを防止する。
この発明に係る耐放射線半導体素子は半導体基板の一方
の主面に所定極性の領域層を気相成長によって被着形成
し、この領域層に形成された相補モスＩＣにおける相補
になる単位対トランジスタの一方が、前記領域層を貫通
し半導体基板と同じ導電型で高い不純物濃度のガードリ
ングを前記半導体基板に接続させてなる半閉曲面内の領
域に設けられている特徴を有するものである。
の主面に所定極性の領域層を気相成長によって被着形成
し、この領域層に形成された相補モスＩＣにおける相補
になる単位対トランジスタの一方が、前記領域層を貫通
し半導体基板と同じ導電型で高い不純物濃度のガードリ
ングを前記半導体基板に接続させてなる半閉曲面内の領
域に設けられている特徴を有するものである。
次にこの発明を１実施例につき図面を参照して詳細に説
明する。
明する。
この発明の１実施例の耐放射線半導体素子の一部を第１
図に示す。図において、（１）はＰ＋型シリコン基板、
（２）は前記シリコン基板（１）の一方の主面（−気相
成長によって被着形成されたＮ型領域、（３）は酸化シ
リコン層、（４）は前記気相成長形成されたＮ型領域（
２）に拡散形成されこの領域層を貫通してシリコン基板
（１）に到達しているＰ”型のガードリング、（５）は
前記ガードリング（４）とシリコン基板（１）とで形成
された半閉曲面内のＰ型ウェル領域（含直方体型） 、
（６）はＮ型領域内のＭＯＳ）ランジスタにおけるソー
ス領域、（７）は同じＭＯＳ）ランジスタのドレイン領
域、（６′）はＰ型ウェル領域（５）内に前記ＭＯＳト
ランジスタと相補に形成されたＭＯＳ）ランジスタのソ
ース領域、（７’）は同じＭＯＳ）ランジスタのドレイ
ン領域、（８）はＮ型領域内に形成された前記ＭＯ８ト
ランジスタ（二設けられたＮ＋型のチャネルストッパ、
（９）はアルミニウムを蒸着して形成された配線パター
ンである。
図に示す。図において、（１）はＰ＋型シリコン基板、
（２）は前記シリコン基板（１）の一方の主面（−気相
成長によって被着形成されたＮ型領域、（３）は酸化シ
リコン層、（４）は前記気相成長形成されたＮ型領域（
２）に拡散形成されこの領域層を貫通してシリコン基板
（１）に到達しているＰ”型のガードリング、（５）は
前記ガードリング（４）とシリコン基板（１）とで形成
された半閉曲面内のＰ型ウェル領域（含直方体型） 、
（６）はＮ型領域内のＭＯＳ）ランジスタにおけるソー
ス領域、（７）は同じＭＯＳ）ランジスタのドレイン領
域、（６′）はＰ型ウェル領域（５）内に前記ＭＯＳト
ランジスタと相補に形成されたＭＯＳ）ランジスタのソ
ース領域、（７’）は同じＭＯＳ）ランジスタのドレイ
ン領域、（８）はＮ型領域内に形成された前記ＭＯ８ト
ランジスタ（二設けられたＮ＋型のチャネルストッパ、
（９）はアルミニウムを蒸着して形成された配線パター
ンである。
次に上記を製造方法により第２図ないし第６図を参照し
てさらに説明する。
てさらに説明する。
まず、Ｐ＋型シリコン基板（１）を用意し、その１主面
にＮ型領域（２）を気相成長形成する（第２図）。
にＮ型領域（２）を気相成長形成する（第２図）。
次に上記Ｎ型領域（２）の露出面に酸化シリコン層（３
）を被着したのち、開孔ｕｃａ 、 （１１を設けＰ＋
型不純物拡散（以降Ｐ＋型拡散と略称）を施し、Ｐ＋の
ガードリング（４）を形成する（第３図）。
）を被着したのち、開孔ｕｃａ 、 （１１を設けＰ＋
型不純物拡散（以降Ｐ＋型拡散と略称）を施し、Ｐ＋の
ガードリング（４）を形成する（第３図）。
次に酸化シリコン層（３）の開孔をガードリング外のＭ
ＯＳ）ランジスタ形成予定域のソースと、ドレイン部に
更め、開孔（１０’） 、 （１ｏ’）を設ける。Ｐ＋
拡散を施してＰチャネルＭＯ８）ランジスタのソース領
域層（６）、およびドレイン領域層（力を形成する（第
４図）。
ＯＳ）ランジスタ形成予定域のソースと、ドレイン部に
更め、開孔（１０’） 、 （１ｏ’）を設ける。Ｐ＋
拡散を施してＰチャネルＭＯ８）ランジスタのソース領
域層（６）、およびドレイン領域層（力を形成する（第
４図）。
ついで、酸化シリコン層（３）の開孔をガードリング（
４）内（二更めウェル領域形成のための開孔（１０”）
を設ける。そして、この酸化シリコン層をマスクとしそ
の開孔によりＰ型ウェル領域（５）を形成する（第５図
）。
４）内（二更めウェル領域形成のための開孔（１０”）
を設ける。そして、この酸化シリコン層をマスクとしそ
の開孔によりＰ型ウェル領域（５）を形成する（第５図
）。
次にＰ型領域形成のため設けた開孔（１０” ）を更め
、Ｎ型拡散のための開孔（二更め、ここがちＮ型不純物
拡散を施してＰ型ウェル領域（５）内にソース領域層（
６′）、ドレイン領域層（７′）、およびＮ型領域（２
）にＰチャネルのストッパ（８）を設ける（第６図）。
、Ｎ型拡散のための開孔（二更め、ここがちＮ型不純物
拡散を施してＰ型ウェル領域（５）内にソース領域層（
６′）、ドレイン領域層（７′）、およびＮ型領域（２
）にＰチャネルのストッパ（８）を設ける（第６図）。
さらに、公知の手段によって各電極とこれを導くアルミ
蒸着層の被着とバターニングを施し、第１図に示される
半導体素子が得られる。
蒸着層の被着とバターニングを施し、第１図に示される
半導体素子が得られる。
次にこの発明は第７図に示すようにＮ＋型シリコン基板
（１１）によって形成してもよい。すなわち、図（１お
いて１１以上の番号をもって示す部分のみが斜上の実施
例と異なる。
（１１）によって形成してもよい。すなわち、図（１お
いて１１以上の番号をもって示す部分のみが斜上の実施
例と異なる。
以下に第８図ないし第１２図に示す製造方法と併せ、第
７図の構造を説明する。すなわち、θＪはＮ＋型シリコ
ン基板で、この１主面に気相成長形成したＮ型領域（２
）の露出面に酸化シリコン層（３）を被着しこのＮ型領
域（２）内にＰ型不純物を選択拡散してＰ小領域（Ｉｓ
を形成する（第９図）。また、前記Ｐ小領域α９と離隔
してＮ＋型ガードリングα４を拡散形成し、このガード
リングはＮ型領域（２）を貝通させシリコン基板収りに
接続させる（第１０図）。次に、Ｐ型領域（ｉ９にソー
ス領域層（６’）、ドレイン領域層（７′）を形成する
（第１１図）。次いでガードリング内のＮ型ウェル領域
（２′）（含直方体型）にソース領域層（６）、ドレイ
ン領域層（７）、および前記Ｐ型領域ａｊのＭＯＳ）ラ
ンジスタのチャネルストッパＵ印を同時に形成する（第
１２図）。
７図の構造を説明する。すなわち、θＪはＮ＋型シリコ
ン基板で、この１主面に気相成長形成したＮ型領域（２
）の露出面に酸化シリコン層（３）を被着しこのＮ型領
域（２）内にＰ型不純物を選択拡散してＰ小領域（Ｉｓ
を形成する（第９図）。また、前記Ｐ小領域α９と離隔
してＮ＋型ガードリングα４を拡散形成し、このガード
リングはＮ型領域（２）を貝通させシリコン基板収りに
接続させる（第１０図）。次に、Ｐ型領域（ｉ９にソー
ス領域層（６’）、ドレイン領域層（７′）を形成する
（第１１図）。次いでガードリング内のＮ型ウェル領域
（２′）（含直方体型）にソース領域層（６）、ドレイ
ン領域層（７）、および前記Ｐ型領域ａｊのＭＯＳ）ラ
ンジスタのチャネルストッパＵ印を同時に形成する（第
１２図）。
この発明の構造の特徴は第１４図（＝示すように、同導
電型の低抵抗層のみから形成され、Ｃ−ＭＯＳトランジ
スタの一方が、側面部のガードリング（１４］を底部の
シリコン基板０．１１に接続してなる半閉曲面でアイソ
レートされている特徴を有する。これに対し、従来のバ
イポーラＩＣにおけるアイソレーションは第１３図に示
すように、低抵抗層が側面部と底面部で導電型を異にし
、かつ、相互に接続されていない。なお、図中、低抵抗
層部は交斜線を付して示し、−例の導電型を併記しであ
る。
電型の低抵抗層のみから形成され、Ｃ−ＭＯＳトランジ
スタの一方が、側面部のガードリング（１４］を底部の
シリコン基板０．１１に接続してなる半閉曲面でアイソ
レートされている特徴を有する。これに対し、従来のバ
イポーラＩＣにおけるアイソレーションは第１３図に示
すように、低抵抗層が側面部と底面部で導電型を異にし
、かつ、相互に接続されていない。なお、図中、低抵抗
層部は交斜線を付して示し、−例の導電型を併記しであ
る。
この発明のＣ−ＭＯＳ ＩＣ（含ＶＴｊＳＩ）によれば
放射線の入射１；より電子／正孔対が発生しても、低抵
抗層で形成された半閉曲面のガードカップが相補のＭＯ
Ｓ トランジスタのいずれか一方を完全に密閉し遮蔽す
るので、寄生サイリスタの形成による不具合がすべて解
決されるという顕著な効果がある。
放射線の入射１；より電子／正孔対が発生しても、低抵
抗層で形成された半閉曲面のガードカップが相補のＭＯ
Ｓ トランジスタのいずれか一方を完全に密閉し遮蔽す
るので、寄生サイリスタの形成による不具合がすべて解
決されるという顕著な効果がある。
第１図はこの発明の１実施例の耐放射線半導体素子の断
面図、第２図ないし第６図は上記半導体素子の製造工程
を順次に示すいずれも断面図、第７図はこの発明の別の
１実施例の耐放射線半導体素子の断面図、第８図ないし
第１２図は上記半導体素子の製造工程を順次に示すいず
れも断面図、第１３図は従来のバイポーラＩＣにおける
アイソレーションの構造を示す断面図、第１４図はこの
発明を説明するための断面図である。 １．１１ シリコン基板 ２．５’ Ｎ（Ｐ）型ウェル領域 ４．１４ ガードリング ６．６′ ソース領域層 ７．７′ ドレイン領域層 ９ 配線パターン 第 １ 図 ◇ 第 ２ 図 第 ３ 図 第 ４ 図 第６図 第 ７ 図 第 ８ 図 第 ９ 図 ／○ ｓ １０図 第１１図 一し 第 １３″図
面図、第２図ないし第６図は上記半導体素子の製造工程
を順次に示すいずれも断面図、第７図はこの発明の別の
１実施例の耐放射線半導体素子の断面図、第８図ないし
第１２図は上記半導体素子の製造工程を順次に示すいず
れも断面図、第１３図は従来のバイポーラＩＣにおける
アイソレーションの構造を示す断面図、第１４図はこの
発明を説明するための断面図である。 １．１１ シリコン基板 ２．５’ Ｎ（Ｐ）型ウェル領域 ４．１４ ガードリング ６．６′ ソース領域層 ７．７′ ドレイン領域層 ９ 配線パターン 第 １ 図 ◇ 第 ２ 図 第 ３ 図 第 ４ 図 第６図 第 ７ 図 第 ８ 図 第 ９ 図 ／○ ｓ １０図 第１１図 一し 第 １３″図
Claims (1)
- 半導体基板の一方の主面に所定極性の領域層を気相成長
被着し、この領域層に形成された相補モスＩＣＩ＝おけ
る相補になる単位対トランジスタの一方が、前記領域層
を貫通し前記半導体基板と同導電型で高い不純物濃度の
ガードリングを半導体基板に接続させてなる半閉曲面内
の領域に設けられていることを特徴とする耐放射線半導
体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157781A JPS6050952A (ja) | 1983-08-31 | 1983-08-31 | 耐放射線半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157781A JPS6050952A (ja) | 1983-08-31 | 1983-08-31 | 耐放射線半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6050952A true JPS6050952A (ja) | 1985-03-22 |
Family
ID=15657152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58157781A Pending JPS6050952A (ja) | 1983-08-31 | 1983-08-31 | 耐放射線半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6050952A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6233439A (ja) * | 1985-08-06 | 1987-02-13 | Nec Corp | 半導体集積回路 |
| JPS63283057A (ja) * | 1987-05-14 | 1988-11-18 | Sanyo Electric Co Ltd | 半導体装置 |
| DE102018106204A1 (de) | 2017-05-18 | 2018-11-22 | Yamada Manufacturing Co., Ltd. | Steuerventil |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4944555A (ja) * | 1972-09-04 | 1974-04-26 | ||
| JPS4973084A (ja) * | 1972-09-30 | 1974-07-15 | ||
| JPS5098791A (ja) * | 1973-12-27 | 1975-08-06 | ||
| JPS5866352A (ja) * | 1981-10-16 | 1983-04-20 | Seiko Instr & Electronics Ltd | 半導体集積回路とその製造方法 |
-
1983
- 1983-08-31 JP JP58157781A patent/JPS6050952A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4944555A (ja) * | 1972-09-04 | 1974-04-26 | ||
| JPS4973084A (ja) * | 1972-09-30 | 1974-07-15 | ||
| JPS5098791A (ja) * | 1973-12-27 | 1975-08-06 | ||
| JPS5866352A (ja) * | 1981-10-16 | 1983-04-20 | Seiko Instr & Electronics Ltd | 半導体集積回路とその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6233439A (ja) * | 1985-08-06 | 1987-02-13 | Nec Corp | 半導体集積回路 |
| JPS63283057A (ja) * | 1987-05-14 | 1988-11-18 | Sanyo Electric Co Ltd | 半導体装置 |
| DE102018106204A1 (de) | 2017-05-18 | 2018-11-22 | Yamada Manufacturing Co., Ltd. | Steuerventil |
| US10508748B2 (en) | 2017-05-18 | 2019-12-17 | Yamada Manufacturing Co., Ltd. | Control valve |
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