JPS6051271B2 - 積層型ｃｍｏｓインバ−タ装置 - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は積層型ＣＭＯＳインバータ装置に関する。

〔発明の技術的背景〕

従来よりシリコン基板を用いた積層型ＣＭＯＳインバ
ータ装置としては第１図に示す構造のものが知られてい
る。

即ち、図中の１はｐ型シリコン基板であり、この基板１
表面には素子分離のためのフィールド酸化膜２が設けら
れている。フィールド酸化膜２により分離された島状の
基板１領域には互に電気的に分離されたｎ１厘のソース
、ドレイン領域３、４が設けられている。これらソース
、ドレイン領域３、４間の基板１上にはゲート酸化膜５
を介してゲート電極６が設けられている。このゲート電
極６を含む全面にはゲート絶縁膜として機能する薄いＣ
ＶＤ−ＳＩＯ。膜７が被覆され、かつＣＶＤ−ＳｉＯ。
膜７の前記ソース領域３に対応する一部にはスルーホー
ル８が設けられている。また、前記ゲート電極６を含む
周辺のＣＶＤ−ＳｉＯ。膜７上には多結晶シリコン膜９
が被覆され、かつ該多結晶シリコン膜９の一部は前記ス
ルーホール８を介して基板１のソース領域３と接触して
いる。この多結晶シリコン膜９には前記ゲート電極６と
対向する多結晶シリコン膜９部分て互に電気的に分離さ
れたｐ゛のソース、ドレイン領域１０、１１が設けられ
ている。なお、多結晶シリコン膜９に設けられたｐ１厘
ソース領域１０は前記ＣＶＤ−ＳｉＯ２膜７のスルーホ
ール８を介して前記基板１のｎ１厘ソース領域３と接触
している。更に多結晶シリコン膜９を含む全面にはＣＶ
Ｄ−ＳＩＯ。等の層間絶縁膜１２が被覆されている。そ
して、この層間絶縁膜１２上には該絶縁膜１２及び前記
ＣＶＤ−ＳｉＯ。膜７を貫通したコンタクトホール１３
を介して前記ｎ１厘ドレイン領域４と接続するに配線（
電源電極）１４が設けられている。同絶縁膜１２上には
該絶縁膜１２を貫通したコンタクトホール１３を介して
前記ｐ１厘ドレイン領域１１と接続したＡｌ配線（電源
電極）１５が設けられている。更に、同絶縁膜１２上に
は該絶縁膜１２を貫通したコンタクトホール１３を介し
て前記ｐ＋ソース領域１０と接続したＮ配線（信号出力
電極）１６が設けられている。かかるＣＭＯＳインバー
タ装置は基板１側にｎチャンネルＭＯＳトランジスタを
、積層した多結晶シリコン膜９にｐチャンネルＭＯＳト
ランジスタを、夫々形成すると共に、ゲート電極６がｎ
チャンネル、ｐチャンネルのＭＯＳトランジスタの共通
電極となつている。上述した第１図図示のインバータ装
置を等価回路で示すと、第２図の如くなる。

ここでＱ１はｐチャンネルＭＯＳトランジスタ、Ｑ２は
ｎチャンネルＭＯＳトランジスタ、Ｇはゲート端子、Ｏ
は出力信号端子、■ＤＤ，■Ｓ＄は夫々電源端子である
。通常、電源端子■Ｓｓはアース電位に、■ＤＤは１〜
５Ｖ程度に設定してインバータを動作させる。〔背景技
術の問題点〕前述したＣＭＯＳインバータ装置にあつて
は、第１図に示す如く、信号出力電極１６は通常ｐチャ
ンネルＭＯＳトランジスタを構成する多結晶シリコン膜
９のｐ＋型ソース領域１０より取出されるが、ｎチャン
ネルＭＯＳトランジスタのソース領域３と、ｐチャンネ
ルＭＯＳトランジスタのソース領域１０とがスルーホー
ル８を通して直接接触され、それらの間にはＰｎ接合が
形成されるため、第２図に示す如く寄生ダイオードＤ１
がｎチャンネルＭＯＳトランジスタＱ２と出力信号端子
０との間に形成される。

このような寄生ダイオードＤ１が存在すると、出力信号
端子０に出力される−出力電圧はゲート端子Ｇに入力さ
れる入力電圧に対して第３図に示す応答特性となる。即
ち、ゲート端子Ｇへの入力電圧が大きくなり、ｐチャン
ネルＭＯＳトランジスタＱ１がオフ状態、ｎチャンネル
ＭＯＳトランジスタＱ２がオン状態となつた場合，でも
、出力電圧はＶ＄＄レベルとならず、寄生ダイオードＤ
１のＰｎ接合における電位差■８分だけバイアスされる
ことになる。したがつて、第１図図示のインバータ装置
は出力信号振幅がその分だけ小さくなり、信号レベルの
判別、つまり゛゜０゛又は−“１゛の判別が難しくなる
欠点を有する。通常、Ｐｎ接合の接触電位は０．７Ｖ程
度であることから、特に使用する電源電位を低下させた
場合、信号レベルの判別性の点で大きな問題となる。な
お、前述した問題点はシリコン基板側にｐチャンネルＭ
ＯＳトランジスタを形成し、多結晶シリコン膜にｎチャ
ンネルＭＯＳトランジスタを形成したＣＭＯＳインバー
タ装置においても同様に生じる。

この場合のインバータ装置の等価回路を第４図に、その
時の入力信号電圧に対する出力信号電圧の応答特性を第
５図に示す。第４図中のＱ″１はｐチャンネルＭＯＳト
ランジスタ、Ｑ″２はｎチャンネルＭＯＳトランジスタ
、Ｄ２は寄生ダイオードである。〔発明の目的〕 本発明は上記事情に鑑みなされたもので、ｎチャンネル
ＭＯＳトランジスタと出力信号端子の間に形成される寄
生ダイオードを解消することにより、充分振幅の大きな
出力信号を得ることができる積層型ＣＭＯＳインバータ
装置を提供しようとするものである。

〔発明の概要〕

本発明は半導体基体側に設けられたＭＯＳトランジスタ
のソース領域と接触する該基体上に積層した半導体膜部
分の界面に欠陥層を設けることによつて、互に積層状態
にあるｎチャンネルＭＯＳトランジスタとｐチャンネル
ＭＯＳトランジスタのソース領域間に形成されるＰｎ接
合の整流性を抑制し、もつて信号振幅が充分大きく信号
レベルが良好で、かつ高速動作が可能な積層型ＣＭＯＳ
インバータ装置を得ることを骨子とする。

〔発明の実施例〕

次に、本発明の実施例を第６図ａ−１図示の製造方法を
併記して詳細に説明する。

（１）まず、ｐ型シリコン基板１０１を選択酸化して基
板１０１を分離するためのフィールド酸化膜１０２を形
成した（第６図ａ図示）。

つづいて、１０００゜Ｃの酸素雰囲気中て熱酸化処理を
施してフィールド酸化膜１０２て分離された島状の基板
１０１領域（素子領域）に例えば厚さ２５０Ａの酸化膜
１０３を成長させ、更に全面に例えばＣＶＤ法により厚
さ３５００Ａの多結晶シリコン膜を堆積した後、フォト
エッチング技術によりパターニングして酸化膜１０３上
に多結晶シリコンからなるゲート電極１０４を選択的に
形成した（第６図ｂ図示）。（Ｉｉ）次いで、ゲート電
極１０４及びフィールド酸化膜１０２をマスクとしてｎ
型不純物、例えば砒素を加速電圧５０ｋｅ■、ドーズ量
１×１０１５／Ｃｌｔの条件で酸化膜１０３を通して基
板１０１にイオン注入した（第６図ｃ図示）。つづいて
、熱処理を施して砒素イオン注入層を活性化してｎ＋型
のソース、ドレイン領域１０５，１０６を形成した後、
ゲート電極１０４等をマスクとして酸化膜１０３を選択
的にエッチングしてゲート酸化膜１０７を形成した（第
６図ｄ図示）。

（Ｉｉｉ）次いで、全面にｐチャンネルＭＯＳトランジ
スタのゲート酸化膜として作用する例えば厚さ２５０Ａ
（７）ＣＶＤ−ＳｉＯ２薄膜１０８を堆積した後、フォ
トエッチング技術によりｎ＋型ソース領域１０５の一部
に対向するＣＶＤ−ＳｉＯ２薄膜１０８部分にスルーホ
ール１０９を形成した（第６図ｅ図示）。

つづいて、全面にＣＶＤ法により例えば厚さ３０００Ａ
の多結晶シリコン膜を堆積した後、フォトエッチング技
術によりパターニングして前記スルーホール１０９及び
ゲート電極１０４を含む℃■Ｄ−ＳｉＯ２薄膜１０８上
の領域に、半導体膜としての多結晶シリコン膜パターン
１１０を形成した（第６図ｆ図示）。（１ｖ）次いで、
ゲート電極１０４に対応する多結晶シリコン膜パターン
１１０上にレジストパターン１１１を形成した後、該レ
ジストパターン１１１をマスクとしてｐ型不純物、例え
はボロンを加速電圧４０ｋｅ■、ドーズ量１Ｘ１０１５
／ＣＩＬの条件で多結晶シリコン膜パターン１１０にイ
オン注入した（第６図ｇ図示）。

なお、ボロンを注入に先立つてチャンネル領域となる多
結晶シリコン膜パターン１１０に閾値制御のために砒素
等のｎ型不純物をイオン注入したり、レーザビーム等の
エネルギービームを照射して多結晶シリコン膜パターン
１１０の単結晶化又は結晶性の改善等を行なつてもよい
。（Ｖ）次いで、レジストパターン１１１を除去した後
、熱処理を施した。

この時、ボロンイオン注入層が活性化されて多結晶シリ
コン膜パターン１１０にｐ＋型のソース、ドレイン領域
１１２，１１３が形成された。ひきつづき、スルーホー
ル１０９付近の多結晶シリコン膜パターン１１０を除く
領域をレジストパターン１１４で覆い、該レジストパタ
ーン１１４をマスクとして、例えばリンを加速電圧１５
０ｋｅＶ１ドーズ量５×１α５／ｄの条件でイオン注入
した。この時、スルーホール１０９を介して基板１０１
のソース領域１０５と多結晶シリコン膜パターン１１０
部分の界面にダメージが与えられ、欠陥層１１５が形成
された（第６図ｈ図示）。つづいて、レジストパターン
１１４を除去した後全面に例えば厚さ８０００Ａ（７）
ＣＶＤ−ＳｉＯ２膜１１６を堆積し、コンタクトール１
１７・・・ ・・を開孔した後、Ａ１膜の蒸着、パター
ニングを行なつてｎ＋型ドレイン領域１０６とコンタク
トホール１１７を介して接続したＡｌ配線（電源電極）
１１８、ｐ＋型ドレイン領域１１３とコンタクトホール
１１７を介して接続したＡＩ配線（電源電極）１１９、
及びｐ＋型ソース領域１１２とコンタクトホール１１７
を介して接続したに配線（信号出力電極）１２０を形成
して積層型ＣＭＯＳインバータ装置を製造した（第６図
ｉ図示）。しかして、本発明の積層型インバータ装置は
第６図１に示す如く、ｐ型シリコン基板１０１の島領域
に互に電気的に分離されたｎ＋型のソース、ドレイン領
域１０５，１０６を設け、これらソース、ドレイン領域
１０５，１０６間に挾まれた部分を少なくとも含む基板
１０１領域上にゲート電極１０４をゲート酸化膜１０７
を介して設け、かつゲート電極１０４を含む領域上にＣ
ＶＤ−ＳｉＯ２薄膜１０８を介して多結晶シリコン膜パ
ターン１１０を設けると共に、該多結晶シリコン膜パタ
ーン１１０に前記ゲート電極１０４と対向する該パター
ン１１０部分で互に電気的に分離されたｐ＋型のソース
、ドレイン領域１１２，１１３を設け、更に前記基板１
０１の耐型ソース領域１０５と多結晶シリコン膜パター
ン１１０のｐ＋型ソース領域１１３とをＣＶＤ−ＳｌＯ
２薄膜１０８のスルーホール１０９を通して欠陥層１１
５を介して接触させた構造になつている。

つまり、ｐ型シリコン基板１０１に形成されたｎチャン
ネルＭＯＳトランジスタのソース領域１０５と、基板１
０１上に積層された多結晶シリコン膜パターン１１０・
のｐ＋型ソース領域１１２とは欠陥層１１５を介して接
触されているため、それらソース領域１０５，１１２間
に生じる寄生ダイオードの整流作用を抑制できる。した
がつて、共通のゲート電極１０４へ電圧を入力してイン
バータ装置を動作させた場合、信号出力電極１２０より
信号出力を■。。，■Ｓ，の間でフルスイングで出力で
き、信号レベルの判別性を著しく改善できる。本実施例
では欠陥層１１５に対し、Ｎメタライゼーシヨンの過程
に於ける熱処理でマイクロデイフエクトを発生させてい
るがこれで不充分な場合には、別に適当な熱処理を行つ
てもよい。なお、上記実施例においては基板にｎチャン
ネルＭＯＳトランジスタを、基板上に積層した多結晶シ
リコン膜パターン（半導体膜）にｐチャンネルＭＯＳト
ランジスタを、夫々形成したが、これとは逆に基板にｐ
チャンネルＭＯＳトランジスタを、半導体膜にｎチャン
ネルＭＯＳトランジスタを、夫々形成しても同様な効果
を有するＣＭＯＳインバータ装置を実現できる。

上記実施例ではゲート電極を多結晶シリコンで形成した
が、これに限定されず、例えばＭＯｌＰｔ．．ｗ．．Ｐ
ｄなどの金属、もしくはそれらのシリサイドで形成して
もよい。

上記実施例では欠陥層の形成をリンのイオン注一人によ
り行なつたが、他の不純物、例えば砒素、アルゴンなど
のイオン注入により欠陥層を形成してもよい。

また、本発明に係る積層型ＣＭＯＳインバータ装置は上
記実施例の如くシリコン基板を用いた構造；に限定され
す、絶縁基板上に半導体薄膜を被覆した、例えばＳＯＳ
基板を用いた構造のものでも同様な効果を有する。

〔発明の効果〕

以上詳述した如く、本発明によれば信号レベルの判別性
が良好な充分振幅の大きな出力信号を得ることができる
と共に、高速動作が可能な積層型ＣＭＯＳインバータ装
置を提供できる。

【図面の簡単な説明】

第１図は従来の積層型ＣＭＯＳインバータ装置の断面図
、第２図は第１図のインバータ装置の等価回路図、第３
図は第１図のインバータ装置の入力信号電圧と出力信号
電圧との関係を示す特性図、第４図は従来の別の積層型
ＣＭＯＳインバータ装置の等価回路図、第５図は第４図
のインバータ装置の入力信号電圧と出力信号電圧との関
係を示す特性図、第６図ａ−１は本発明の一実施例であ
る積層型ＣＭＯＳインバータ装置を得るための製造工程
を示す断面図である。 １０１・・・・・ｐ型シリコン基板、１０２・・・・・
・フィールド酸化膜、１０４・・・・・・ゲート電極、
１０５・・・・・・酎型ソース領域、１０６・・・・・
・ｎ＋型ドレイン領域、１０７・・・・・・ゲート酸化
膜、１０８・・・・・・ＣＶＤ−ＳｌＯ２薄膜、１０９
・・・・・・スルーホール、１１０・・・・多結晶シリ
コン膜パターン（半導体膜）、１１２・・・・・・ｐ＋
型ソース領域、１１３・・・・・・ｐ＋型ドレイン領域
、１１５・・・・欠陥層、１１８，１１９，１２０・・
・・・・Ｎ配線。

Claims (1)

【特許請求の範囲】
1. １ 第１導電型の半導体基体と、この基体表面に互に電
   気的に分離して設けられた第２導電型のソース、ドレイ
   ン領域と、これらソース、ドレイン領域間に挾まれた部
   分を少なくとも含む領域上に第１の絶縁膜を介して設け
   られたゲート電極と、このゲート電極を含む領域上に第
   ２の絶縁膜を介して積層された半導体膜と、この半導体
   膜に設けられ前記ゲート電極と対向する半導体膜部分で
   互に電気的に分離された第１導電型のソース、ドレイン
   領域とを具備した積層型ＣＭＯＳインバータ装置におい
   て、前記半導体基体のソース領域と前記半導体膜のソー
   ス領域とが接触する界面の半導体膜部分に欠陥層を設け
   たことを特徴とする積層型ＣＭＯＳインバータ装置。