JPH047656A - ビット選択形出力ポート及び出力装置 - Google Patents
ビット選択形出力ポート及び出力装置Info
- Publication number
- JPH047656A JPH047656A JP2107419A JP10741990A JPH047656A JP H047656 A JPH047656 A JP H047656A JP 2107419 A JP2107419 A JP 2107419A JP 10741990 A JP10741990 A JP 10741990A JP H047656 A JPH047656 A JP H047656A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- bit
- data signal
- outputs
- holding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はマイクロプロセッサに接続された出力ポートに
関し、特にマイクロプロセッサから出力されるデータ信
号の値をビット単位で変化させて外部に出力するビット
選択形出力ポートに関する。
関し、特にマイクロプロセッサから出力されるデータ信
号の値をビット単位で変化させて外部に出力するビット
選択形出力ポートに関する。
［従来の技術］
従来、この種のビット選択形出力ポートでは、マイクロ
プロセッサより出力ポートへ出力されたデータ信号の値
を、−旦、メモリに格納した後、外部へ出力するように
なっている。
プロセッサより出力ポートへ出力されたデータ信号の値
を、−旦、メモリに格納した後、外部へ出力するように
なっている。
出力したデータ信号の値の内、任意のビットの値のみ変
更する場合、マイクロプロセッサはメモリからデータを
読み出し、変化させようとする所定のビットをマスクし
て、マスクしたビットに変更すべき値を加え、再度、出
力ポートへ出力し、メモリに記憶すると共に、出力ポー
トから外部へ出力していた。
更する場合、マイクロプロセッサはメモリからデータを
読み出し、変化させようとする所定のビットをマスクし
て、マスクしたビットに変更すべき値を加え、再度、出
力ポートへ出力し、メモリに記憶すると共に、出力ポー
トから外部へ出力していた。
［発明が解決しようとする課題］
しかしながら、従来のビット選択形出力ポートではマイ
クロプロセッサがデータの呼出し、所定ビットのマスク
、マスクしたビットのデータ値を変更、変更後のデータ
の再出力、と多くの処理をしなければならないという問
題点がある。
クロプロセッサがデータの呼出し、所定ビットのマスク
、マスクしたビットのデータ値を変更、変更後のデータ
の再出力、と多くの処理をしなければならないという問
題点がある。
本発明は、マイクロプロセッサの負担を低減するビット
選択形出力ポートの提供を目的とする。
選択形出力ポートの提供を目的とする。
［課題を解決するための手段］
本発明によれば、データバスを介してマイクロプロセッ
サに接続され、前記マイクロプロセッサより前記データ
バスを介して入力されたデータ信号の値を必要に応じて
ビット単位で変化させて出力信号として出力するビット
選択形出力ポートにおいて、 前記データバスを介して入力されるビットパターン信号
を前記マイクロプロセッサからの第１の保持信号に応答
して保持し、ビット選択指示信号を出力する第１の保持
回路と、 前記入力データ信号と前記出力データ信号とを人力とし
、前記ビット選択指示信号に基づいてビット単位でいづ
れか一方の信号を選択し選択されたデータ信号を出力す
る選択回路と、 選択されたデータ信号を前記マイクロプロセッサからの
第２の保持信号に応答して保持し、前記出力データ信号
を出力する第２の保持回路とを備えたことを特徴とする
ビット選択形出力ポートが得られる。
サに接続され、前記マイクロプロセッサより前記データ
バスを介して入力されたデータ信号の値を必要に応じて
ビット単位で変化させて出力信号として出力するビット
選択形出力ポートにおいて、 前記データバスを介して入力されるビットパターン信号
を前記マイクロプロセッサからの第１の保持信号に応答
して保持し、ビット選択指示信号を出力する第１の保持
回路と、 前記入力データ信号と前記出力データ信号とを人力とし
、前記ビット選択指示信号に基づいてビット単位でいづ
れか一方の信号を選択し選択されたデータ信号を出力す
る選択回路と、 選択されたデータ信号を前記マイクロプロセッサからの
第２の保持信号に応答して保持し、前記出力データ信号
を出力する第２の保持回路とを備えたことを特徴とする
ビット選択形出力ポートが得られる。
また、本発明によればマイクロプロセッサとビット選択
形出力ポートとがデータバス及び制御線で接続された出
力装置であって、前記マイクロプロセッサは、前記デー
タバスにデータ信号及びビットパターン信号を、前記制
御線に第１及び第２の保持信号をそれぞれ所定のタイミ
ングで出力する手段を有し、前記ビット選択形出力ポー
トは、前記ビットパターン信号を前記第１の保持信号に
応答して保持し、ビット選択指示信号を出力する第１の
保持回路と、前記データ信号と前記ビット選択形出力ポ
ートからの出力データ信号とを入力とし、前記ビット選
択指示信号に基づいてビット単位でいづれか一方の信号
を選択し選択されたデータ信号を出力する選択回路と、
選択されたデータ信号を前記マイクロプロセッサからの
第２の保持信号に応答して保持し、変更出力データ信号
として出力する第２の保持回路とを備えていることを特
徴とする出力装置が得られる。
形出力ポートとがデータバス及び制御線で接続された出
力装置であって、前記マイクロプロセッサは、前記デー
タバスにデータ信号及びビットパターン信号を、前記制
御線に第１及び第２の保持信号をそれぞれ所定のタイミ
ングで出力する手段を有し、前記ビット選択形出力ポー
トは、前記ビットパターン信号を前記第１の保持信号に
応答して保持し、ビット選択指示信号を出力する第１の
保持回路と、前記データ信号と前記ビット選択形出力ポ
ートからの出力データ信号とを入力とし、前記ビット選
択指示信号に基づいてビット単位でいづれか一方の信号
を選択し選択されたデータ信号を出力する選択回路と、
選択されたデータ信号を前記マイクロプロセッサからの
第２の保持信号に応答して保持し、変更出力データ信号
として出力する第２の保持回路とを備えていることを特
徴とする出力装置が得られる。
［実施例］
以下に図面を参照して本発明の詳細な説明する。
第１図に本発明の一実施例のブロック図を示す。
本実施例の出力装置は、マイクロプロセッサとしての中
央演算処理装置（以下ＣＰＵ）１１とデコーダ１２、そ
れに、ビット選択形出カプロセッサ１３を有している。
央演算処理装置（以下ＣＰＵ）１１とデコーダ１２、そ
れに、ビット選択形出カプロセッサ１３を有している。
また、ビット選択形出力ブロセッサ１３は、第１の保持
回路１４、第２の保持回路１５、及び選択回路１６を有
している。
回路１４、第２の保持回路１５、及び選択回路１６を有
している。
ＣＰＵＩＩと第１の保持回路１４及び選択回路１６とは
データバス１７によって接続されている。
データバス１７によって接続されている。
また、ＣＰＵＩ １とデコーダ１２とは、アドレスバス
１８及び制御信号線１９で接続されており、デコーダ１
２は第１及び第２の保持回路１４．１５にそれぞれ制御
線２０．２１によって接続されている。
１８及び制御信号線１９で接続されており、デコーダ１
２は第１及び第２の保持回路１４．１５にそれぞれ制御
線２０．２１によって接続されている。
以下にこの出力装置の動作を説明する。
ＣＰＵ１１は、データ信号またはビットパターン信号を
データバス１７に送出する。また、ＣＰＵ１ｌは、アド
レスバス１８に第１及び第２の保持回路のいずれかを選
択的に指定するアドレス信号と、制御信号線１９に制御
信号を送出する。
データバス１７に送出する。また、ＣＰＵ１ｌは、アド
レスバス１８に第１及び第２の保持回路のいずれかを選
択的に指定するアドレス信号と、制御信号線１９に制御
信号を送出する。
デコーダ１２はＣＰＵＩＩからの制御信号に従って、第
１及び第２の保持回路１４．１５を制御する。
１及び第２の保持回路１４．１５を制御する。
ＣＰＵＩＩから出力されるデータ信号はビット選択形出
力ポート１３へ入力される。ビット選択形出力ポート１
３に入力されたデータ信号は、まず選択回路１６に入力
される。選択回路１６では第１の保持回路１４から何も
信号が入力されないときはそのままデータ信号を第２の
保持回路１５へ入力する。
力ポート１３へ入力される。ビット選択形出力ポート１
３に入力されたデータ信号は、まず選択回路１６に入力
される。選択回路１６では第１の保持回路１４から何も
信号が入力されないときはそのままデータ信号を第２の
保持回路１５へ入力する。
第２の保持回路１５はデコーダ１２からの保持信号に応
答してデータ信号を保持し、外部へ出力する。
答してデータ信号を保持し、外部へ出力する。
次に、ビット選択形出力ポート１３からの出力データ（
第２の保持回路に保持されているデータ）の値をビット
単位で変化させる場合について説明する。
第２の保持回路に保持されているデータ）の値をビット
単位で変化させる場合について説明する。
ＣＰＵ１１は、データバス１７にデータの値を変化させ
るビットを指定するビットパターン信号を送出し、デコ
ーダ１２に対しては第１の保持信号を出力するようにア
ドレス信号及び制御信号を送出する。
るビットを指定するビットパターン信号を送出し、デコ
ーダ１２に対しては第１の保持信号を出力するようにア
ドレス信号及び制御信号を送出する。
第１の保持信号を受けた第１の保持回路１４はビットパ
ターン信号を保持する。そして、このビットパターン信
号はビット選択信号として選択回路１６に出力される。
ターン信号を保持する。そして、このビットパターン信
号はビット選択信号として選択回路１６に出力される。
次に、ＣＰＵＩ １は変更すべきビットに対応するデー
タの値を選択回路１７に入力する。ここで、選択回路１
７には、保持回路１４で保持されたデータ信号が入力さ
れている。
タの値を選択回路１７に入力する。ここで、選択回路１
７には、保持回路１４で保持されたデータ信号が入力さ
れている。
選択回路１６は、ビット選択指示信号に従い、指示があ
るビットについては、データバス１７より供給された値
を、指示がないビットについては第２の保持回路１５よ
り与えられた値を選択して、選択されたデータ信号を作
成する。この選択されたデータ信号は、データバス１７
の伝送ビット同じビット数のデータ信号となる。
るビットについては、データバス１７より供給された値
を、指示がないビットについては第２の保持回路１５よ
り与えられた値を選択して、選択されたデータ信号を作
成する。この選択されたデータ信号は、データバス１７
の伝送ビット同じビット数のデータ信号となる。
この選択されたデータ信号は第２の保持回路１５に送ら
れ、デコーダ１２からの保持信号により保持され、変更
データ信号として外部に出力される。
れ、デコーダ１２からの保持信号により保持され、変更
データ信号として外部に出力される。
この様に、ＣＰＵ１１は変化させようとするビットを示
すビットパターン信号とその値をデータバス１７に送出
し、所定のタイミングで第１及び第２の保持信号を出力
するように、デコーダ１２に信号を送るだけで、ビット
単位でデータ信号の値を変えることができる。
すビットパターン信号とその値をデータバス１７に送出
し、所定のタイミングで第１及び第２の保持信号を出力
するように、デコーダ１２に信号を送るだけで、ビット
単位でデータ信号の値を変えることができる。
［発明の効果コ
本発明によれば、ビット選択形出力ポートがデータバス
を介してＣＰＵより入力されるビットパターン信号を前
記ＣＰＵからの第１の保持信号に応答して保持し、ビッ
ト選択指示信号を出力する第１の保持回路と、前記入力
データ信号と前記出力データ信号とを入力とし、前記ビ
ット選択指示信号に基づいてビット単位でいづれか一方
の信号を選択し選択されたデータ信号を出力する選択回
路と、選択されたデータ信号を前記ＣＰＵからの第２の
保持信号に応答して保持し、変更出力データ信号を出力
する第２の保持回路とを備えたことで、任意のビットの
値を変更することができる。
を介してＣＰＵより入力されるビットパターン信号を前
記ＣＰＵからの第１の保持信号に応答して保持し、ビッ
ト選択指示信号を出力する第１の保持回路と、前記入力
データ信号と前記出力データ信号とを入力とし、前記ビ
ット選択指示信号に基づいてビット単位でいづれか一方
の信号を選択し選択されたデータ信号を出力する選択回
路と、選択されたデータ信号を前記ＣＰＵからの第２の
保持信号に応答して保持し、変更出力データ信号を出力
する第２の保持回路とを備えたことで、任意のビットの
値を変更することができる。
これにより、ＣＰＵの演算処理を大幅に削減することが
できる。
できる。
第１図は本発明の一実施例のブロック図である。
１１・・・中央演算処理装置、１２・・・デコーダ、１
３・・・ビット選択形出力ポート、１４・・・第１の保
持回路、１５・・・第２の保持回路、１６・・・選択回
路、１７・・・データバス、１８・・・アドレスバス、
１９・・・制御信号線、２０・・・第１の制御線、２１
・・・第２の制御線。
３・・・ビット選択形出力ポート、１４・・・第１の保
持回路、１５・・・第２の保持回路、１６・・・選択回
路、１７・・・データバス、１８・・・アドレスバス、
１９・・・制御信号線、２０・・・第１の制御線、２１
・・・第２の制御線。
Claims (1)
- 【特許請求の範囲】 １、データバスを介してマイクロプロセッサに接続され
、前記マイクロプロセッサより前記データバスを介して
入力された入力データ信号を保持し、出力データ信号と
して出力する出力ポートであって、 前記出力データ信号の値を必要に応じてビット単位で変
更し、変更出力データ信号として出力するビット選択形
出力ポートにおいて、 前記データバスを介して入力されるビットパターン信号
を前記マイクロプロセッサからの第１の保持信号に応答
して保持し、ビット選択指示信号を出力する第１の保持
回路と、 前記入力データ信号と前記出力データ信号とを入力とし
、前記ビット選択指示信号に基づいてビット単位でいづ
れか一方の信号を選択し選択されたデータ信号を出力す
る選択回路と、 選択されたデータ信号を前記マイクロプロセッサからの
第２の保持信号に応答して保持し、前記変更出力データ
信号を出力する第２の保持回路とを備えたことを特徴と
するビット選択形出力ポート。 ２、マイクロプロセッサとビット選択形出力ポートとが
データバス及び制御線で接続された出力装置であって、 前記マイクロプロセッサは、前記データバスにデータ信
号及びビットパターン信号を、前記制御線に第１及び第
２の保持信号をそれぞれ所定のタイミングで出力する手
段を有し、前記ビット選択形出力ポートは、 前記ビットパターン信号を前記第１の保持信号に応答し
て保持し、ビット選択指示信号を出力する第１の保持回
路と、 前記データ信号と前記ビット選択形出力ポートからの出
力データ信号とを入力とし、前記ビット選択指示信号に
基づいてビット単位でいづれか一方の信号を選択し選択
されたデータ信号を出力する選択回路と、 選択されたデータ信号を前記マイクロプロセッサからの
第２の保持信号に応答して保持し、変更出力データ信号
として出力する第２の保持回路とを備えていることを特
徴とする出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2107419A JP2890660B2 (ja) | 1990-04-25 | 1990-04-25 | ビット選択形出力ポート及び出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2107419A JP2890660B2 (ja) | 1990-04-25 | 1990-04-25 | ビット選択形出力ポート及び出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH047656A true JPH047656A (ja) | 1992-01-13 |
| JP2890660B2 JP2890660B2 (ja) | 1999-05-17 |
Family
ID=14458672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2107419A Expired - Lifetime JP2890660B2 (ja) | 1990-04-25 | 1990-04-25 | ビット選択形出力ポート及び出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2890660B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102011017628A1 (de) | 2010-04-30 | 2011-11-03 | The Yokohama Rubber Co., Ltd. | Luftreifen |
-
1990
- 1990-04-25 JP JP2107419A patent/JP2890660B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102011017628A1 (de) | 2010-04-30 | 2011-11-03 | The Yokohama Rubber Co., Ltd. | Luftreifen |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2890660B2 (ja) | 1999-05-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100435349B1 (ko) | 병렬처리장치와이를포함하는디지털오디오신호처리장치및방법 | |
| JPH04245324A (ja) | 演算装置 | |
| JPH047656A (ja) | ビット選択形出力ポート及び出力装置 | |
| US5416745A (en) | Parallel data transfer circuit | |
| US7058842B2 (en) | Microcontroller with multiple function blocks and clock signal control | |
| JPH07253872A (ja) | プロセッサの入出力回路 | |
| JPH03214250A (ja) | メモリ制御回路 | |
| JPS62182857A (ja) | 入出力制御装置 | |
| KR19980050668U (ko) | 입출력 제어 장치의 비트별 데이타 입출력 제어 회로 | |
| JPH05173876A (ja) | 増設メモリボード | |
| JPH0619706A (ja) | パイプライン処理回路 | |
| JPH0512196A (ja) | バス制御装置 | |
| JPH0282342A (ja) | データ通信装置 | |
| JPH05159042A (ja) | 画像処理装置 | |
| JPS63229530A (ja) | 割込み制御方式 | |
| JPH0668055A (ja) | ディジタル信号処理装置 | |
| JPH0481154A (ja) | Ｉｓｄｎ基本インタフェースレイヤ１のプログラマブル状態遷移回路 | |
| JPH05151151A (ja) | バス変換装置 | |
| JPH02207321A (ja) | 双方向ｆｉｆｏメモリ | |
| JPH04274547A (ja) | データ転送システム | |
| JPH01286057A (ja) | マイクロプロセッサ | |
| JPH11150460A (ja) | セレクト方法及びセレクタ | |
| JPH0215319A (ja) | 半導体集積回路 | |
| JPH04336613A (ja) | ディジタル信号処理回路 | |
| JPS6054010A (ja) | 多点入出力装置 |