JPS6057979A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6057979A JPS6057979A JP58166983A JP16698383A JPS6057979A JP S6057979 A JPS6057979 A JP S6057979A JP 58166983 A JP58166983 A JP 58166983A JP 16698383 A JP16698383 A JP 16698383A JP S6057979 A JPS6057979 A JP S6057979A
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- JP
- Japan
- Prior art keywords
- layer
- semiconductor layer
- gate electrode
- forming
- region
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、電界効果型トランジスタの製造方法に関する
ものである。
ものである。
従来例の構成とその問題点
第１図（、）〜（ｅ）は、従来のショットキゲート型電
界効果型トランジスタの１例としてＧａ Ａｓ Ｍ Ｅ
ＳＦ Ｅ Ｔ （Ｇａ Ａｓ Ｍｅｔａｌ Ｓｅｍ１
ｃｏｎｄｕｃｔｏｒ Ｆ Ｅ Ｔ ）の製造方法を示し
たものである。まず第１図（ａ）に示すように、（１ｏ
ｏ）半絶縁性ＧａＡｓ基板１」二に活性層となるｎ ｍ
Ｇａ Ａｓ層２をエピタキシャル法又はイオン注入法で
形成する。次に同図（ｂ）に示すように、レジストパタ
ーン５を形成して窓開けを行ない、オーミック電極とな
るＡｕ Ｇｅ金属を蒸着し、リフトオフ法によりソース
電極３、ドレイン電極４を形成し、適当な温度でシンタ
ーを行ないオーミック接触を得る。次に同図（ｃ）に示
すようにレジスト６を用いてゲート長となる幅Ｗの窓開
けを行なう。次に同図（ｄ）に示すようにｎ型ＧａＡｓ
活性＋＠２とショットキー接合となるＡｆｉ、Ｔｉ等の
金属を蒸着し、リフトオフ法によりレジスト５を除去し
て、ゲート長Ｗのゲート電極６を形成する。同図（ｅ）
はその構造図を示したものである。
界効果型トランジスタの１例としてＧａ Ａｓ Ｍ Ｅ
ＳＦ Ｅ Ｔ （Ｇａ Ａｓ Ｍｅｔａｌ Ｓｅｍ１
ｃｏｎｄｕｃｔｏｒ Ｆ Ｅ Ｔ ）の製造方法を示し
たものである。まず第１図（ａ）に示すように、（１ｏ
ｏ）半絶縁性ＧａＡｓ基板１」二に活性層となるｎ ｍ
Ｇａ Ａｓ層２をエピタキシャル法又はイオン注入法で
形成する。次に同図（ｂ）に示すように、レジストパタ
ーン５を形成して窓開けを行ない、オーミック電極とな
るＡｕ Ｇｅ金属を蒸着し、リフトオフ法によりソース
電極３、ドレイン電極４を形成し、適当な温度でシンタ
ーを行ないオーミック接触を得る。次に同図（ｃ）に示
すようにレジスト６を用いてゲート長となる幅Ｗの窓開
けを行なう。次に同図（ｄ）に示すようにｎ型ＧａＡｓ
活性＋＠２とショットキー接合となるＡｆｉ、Ｔｉ等の
金属を蒸着し、リフトオフ法によりレジスト５を除去し
て、ゲート長Ｗのゲート電極６を形成する。同図（ｅ）
はその構造図を示したものである。
このような従来の製造方法では、通常の光露光法を用い
ると、ゲート長となるＷの大きさは１μｍ程度が限界で
あり、それ以上小さくすることは、著しく困難である。
ると、ゲート長となるＷの大きさは１μｍ程度が限界で
あり、それ以上小さくすることは、著しく困難である。
発明の目的
本発明ｄ：、このような従来の問題に鑑み、サブミクロ
ンオーダーのゲート長を有する電界効果型トランジスタ
全通常の光露光法を用いて歩留り制御性よく製造する方
法を提供するものである。
ンオーダーのゲート長を有する電界効果型トランジスタ
全通常の光露光法を用いて歩留り制御性よく製造する方
法を提供するものである。
発明の構成
本発明は、活性層上に、活性層とほぼ格子定数の等しい
第１の半導体層を設け、フォトレジスト。
第１の半導体層を設け、フォトレジスト。
絶縁；瑛等で窓孔？形成し、第１の半導体層に窓孔から
、Ａｒ 、 Ｂ、 Ｎｅ 等のイオン注入を行ない部分
的に高抵抗層を形成後、面方位選択性のあるエッチャン
トにより、エツチングを行ない、半導体層の底面におけ
る幅が、窓孔の幅よりも狭い溝を形成後、ゲート金属を
蒸着する工程を用いてサブミクロンオーダーのゲート長
ケ有するＭＥＳＦＥＴケ歩留り制御−三よく製造する方
法’ｔＩ′ｉＴ能とするものである。
、Ａｒ 、 Ｂ、 Ｎｅ 等のイオン注入を行ない部分
的に高抵抗層を形成後、面方位選択性のあるエッチャン
トにより、エツチングを行ない、半導体層の底面におけ
る幅が、窓孔の幅よりも狭い溝を形成後、ゲート金属を
蒸着する工程を用いてサブミクロンオーダーのゲート長
ケ有するＭＥＳＦＥＴケ歩留り制御−三よく製造する方
法’ｔＩ′ｉＴ能とするものである。
実施例の説明
第２図（ａ）〜（ｑ）は、本発明のＧａＡｓを活性層と
して用いたｈＡ Ｅ Ｓ Ｆ Ｅ Ｔの製造方法の一実
施例を示したものである。
して用いたｈＡ Ｅ Ｓ Ｆ Ｅ Ｔの製造方法の一実
施例を示したものである。
丑ず同図（ａ）に示すようＶＣ（１ｏｏ）半絶縁性Ｇａ
Ａｓ基板１上にｎ型ＧａＡｓ活性層２及びｎｌ−型Ｇａ
Ａ籟Ａｓ１−Ｘ層７ ｆ 、エピタキシャル法又はイ
オン注入法との併用で形成する。ついで、Ｓ １３ Ｎ
４又はＳ １０２等の絶隊模８を形成し、フォトレジス
ト６を用いて開孔を行なう。
Ａｓ基板１上にｎ型ＧａＡｓ活性層２及びｎｌ−型Ｇａ
Ａ籟Ａｓ１−Ｘ層７ ｆ 、エピタキシャル法又はイ
オン注入法との併用で形成する。ついで、Ｓ １３ Ｎ
４又はＳ １０２等の絶隊模８を形成し、フォトレジス
ト６を用いて開孔を行なう。
次に同図（ｂ）に示すように、ＡｕＧｅ金属を蒸着して
通常のリフトオフ法を用いてソース電極３．ドレイン電
極４を形成して適当な温度でシンターを行ないオーミッ
ク接触を得る。次いで同図（Ｃ）に示すように、フォト
レジスト５を用いて幅Ｗ１の開孔を行なう。
通常のリフトオフ法を用いてソース電極３．ドレイン電
極４を形成して適当な温度でシンターを行ないオーミッ
ク接触を得る。次いで同図（Ｃ）に示すように、フォト
レジスト５を用いて幅Ｗ１の開孔を行なう。
次に同図（ｄ）に示すように、開孔部から適当な加速准
圧、ドーズｉ？ｔで、Ｏ，Ｂ、Ａｒ、Ｎｅ等のイオン注
入を行ない、ｎ″−型Ｇａ ＡＮｘＡｓｌ−ｘ層７を部
分的に高抵抗層９に変える。次いで、同図（ｅ）に示す
ごとく、開孔Ａβからたとえば、１（Ｆ、ＨＣＭ。
圧、ドーズｉ？ｔで、Ｏ，Ｂ、Ａｒ、Ｎｅ等のイオン注
入を行ない、ｎ″−型Ｇａ ＡＮｘＡｓｌ−ｘ層７を部
分的に高抵抗層９に変える。次いで、同図（ｅ）に示す
ごとく、開孔Ａβからたとえば、１（Ｆ、ＨＣＭ。
１’ｌＪＨＯｆ（＋−ｋＩ２０２系のエツチング液を用
いて高抵抗Ｇａ Ａｆｌ、 Ａｓ１−ｘ４９のみを選択
的にエツチングする。この場合、適当な温度９時間を選
ぶことにより、（１１１）而が１′与られ、開孔部の幅
Ｗ１より、底面幅Ｗ２を狭くすることかり能である。
いて高抵抗Ｇａ Ａｆｌ、 Ａｓ１−ｘ４９のみを選択
的にエツチングする。この場合、適当な温度９時間を選
ぶことにより、（１１１）而が１′与られ、開孔部の幅
Ｗ１より、底面幅Ｗ２を狭くすることかり能である。
通虜の光曙光法では、Ｗｌとして１ μｍが張度である
が、この方法を用いれば１μｍ以下のゲート長を１得る
ことがｎＴ能である。たとえば、Ｇａ ＡＱ ｘＡＳｌ
−ｘ層７の厚さを０．５μｍとすると、開孔部幅Ｗ１１
１ｔｍで、底面幅Ｗ２として、約０．２７μｍ を得る
ことができる。この底面幅Ｗ２は、Ｇａ Ａｆ’ｌ ｘ
Ａｓｌ 、層７の厚さ、開孔幅Ｗ１．エッチャントのエ
ツチング条件により一義的に決定される。
が、この方法を用いれば１μｍ以下のゲート長を１得る
ことがｎＴ能である。たとえば、Ｇａ ＡＱ ｘＡＳｌ
−ｘ層７の厚さを０．５μｍとすると、開孔部幅Ｗ１１
１ｔｍで、底面幅Ｗ２として、約０．２７μｍ を得る
ことができる。この底面幅Ｗ２は、Ｇａ Ａｆ’ｌ ｘ
Ａｓｌ 、層７の厚さ、開孔幅Ｗ１．エッチャントのエ
ツチング条件により一義的に決定される。
次に同図（ｆ）に示ｔように、／Ｈ２，Ｔｉ 等の金属
を全面蒸ａ Ｌでゲート［に極６を形成する。次に通常
のリフトオフ法によりレジスト５およびその」ユの金属
を除去して同図（ｑ）に示す構造を得る。ゲート電極６
に接する残されたＧａＡｊ２ｘＡｓ１．層９は高抵抗層
のため、ゲート長としてはＷ２の幅と同じであり、以上
の説明から明らかなように、この方法を用いれば通常の
光露光法で、サブミクロンオーダーのゲート長金待つＭ
ＥＳＦＥＴを歩留り、市ＩＪ呻性よく製造することが可
能である。
を全面蒸ａ Ｌでゲート［に極６を形成する。次に通常
のリフトオフ法によりレジスト５およびその」ユの金属
を除去して同図（ｑ）に示す構造を得る。ゲート電極６
に接する残されたＧａＡｊ２ｘＡｓ１．層９は高抵抗層
のため、ゲート長としてはＷ２の幅と同じであり、以上
の説明から明らかなように、この方法を用いれば通常の
光露光法で、サブミクロンオーダーのゲート長金待つＭ
ＥＳＦＥＴを歩留り、市ＩＪ呻性よく製造することが可
能である。
なおＧａＡＮｘＡｓｌ−ｘ層７０組成Ｘとしては、オー
ミック接触を容易にするためには、０．４以下が好まし
い。
ミック接触を容易にするためには、０．４以下が好まし
い。
第３図は、本発明の別の実施列の最終、構造図を示した
もので、ソース電極３．ドレイン電極４をｎ＋型ＧａＡ
ｓ層１０上に形成したものである。
もので、ソース電極３．ドレイン電極４をｎ＋型ＧａＡ
ｓ層１０上に形成したものである。
以上の説明では、ＧａＡｓとＧａＡＱ、ｘＡＢｌ−ｘ層
を用いた場合について述べたが、他の半導体層の組合せ
についても適用できることは言うまでもない。
を用いた場合について述べたが、他の半導体層の組合せ
についても適用できることは言うまでもない。
発明の効果
以上のように、本発明の半導体装置の製造方法を用いれ
ば、通常の光露光法を用いて、サブミクロンオーダのゲ
ート長を持つＭＥＳＦＥＴを歩留リ、訓ｌｌ１１１性よ
く形成することが可能である。
ば、通常の光露光法を用いて、サブミクロンオーダのゲ
ート長を持つＭＥＳＦＥＴを歩留リ、訓ｌｌ１１１性よ
く形成することが可能である。
第１図（ａ） 〜（ｅ）は従来のＧａＡｓＭ Ｅ Ｓ
Ｆ Ｅ Ｔの製造方法の−［程断面図、第２＋１ｆａ）
〜（ｑ）は本発明の、ｖｉＥ Ｓ Ｎ Ｅ Ｔの製造方
法の一実施ｆｌｌの工程断面図、第３図は本発明の別の
実施りｌの方法にて作成されたＭＥＳＦＥＴのＩｆ？面
構造図である。 １・・・・・・（１００）面半絶縁性Ｇａ Ａｓ基板、
２・・・・・・ｎ型（ｊａＡｓ活性層、３・・・・・ソ
ース電極、４・・・・・・ドレイン電極、５・・・・・
・フォトレジスト、６・・・・・・ゲート電極、７・・
・・・・ｎ″−型ＧａＡ氾ｘＡｓ１−ｘ層、８・・・・
・・絶縁膜、９・・・・・・高抵抗Ｇ” Ａ”ｘ Ａｓ
１ ｘ層、１０・・・・・・ｎ−１−型ＧａＡｓ層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第１図 ３］−ｉ４ニー−４１３ 第２図 第２図 写 ８
Ｆ Ｅ Ｔの製造方法の−［程断面図、第２＋１ｆａ）
〜（ｑ）は本発明の、ｖｉＥ Ｓ Ｎ Ｅ Ｔの製造方
法の一実施ｆｌｌの工程断面図、第３図は本発明の別の
実施りｌの方法にて作成されたＭＥＳＦＥＴのＩｆ？面
構造図である。 １・・・・・・（１００）面半絶縁性Ｇａ Ａｓ基板、
２・・・・・・ｎ型（ｊａＡｓ活性層、３・・・・・ソ
ース電極、４・・・・・・ドレイン電極、５・・・・・
・フォトレジスト、６・・・・・・ゲート電極、７・・
・・・・ｎ″−型ＧａＡ氾ｘＡｓ１−ｘ層、８・・・・
・・絶縁膜、９・・・・・・高抵抗Ｇ” Ａ”ｘ Ａｓ
１ ｘ層、１０・・・・・・ｎ−１−型ＧａＡｓ層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第１図 ３］−ｉ４ニー−４１３ 第２図 第２図 写 ８
Claims (1)
- 半導体基板の主表面に活性層となる第１の半導体層を形
成する工程と、前記第１の半導体層と組成が異なりかつ
格子定数がほぼ等しい前記第１の半導体層と同一導電形
で高瀘度の第２の半導体層を前記第１の半導体層の表面
に形成する工程と、前記第２の半導体層のゲート電極形
成予定領域を除いた領域に薄膜を形成する工程と、前記
薄膜をマスクとして前記ゲート電極形成予定領域の前記
第２の半導体層をイオン注入法により高抵抗化する工程
と、前記高抵抗化された第２の半導体層を少なくとも一
部が前記第１の半導体層に達するように異方性エツチン
グとする工程と、前記ゲート電極形成予定領域にゲート
電極を形成する工程とを具備していることを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58166983A JPS6057979A (ja) | 1983-09-09 | 1983-09-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58166983A JPS6057979A (ja) | 1983-09-09 | 1983-09-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6057979A true JPS6057979A (ja) | 1985-04-03 |
Family
ID=15841223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58166983A Pending JPS6057979A (ja) | 1983-09-09 | 1983-09-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057979A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0319243A (ja) * | 1989-06-15 | 1991-01-28 | Matsushita Electron Corp | 電界効果トランジスタの製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4992983A (ja) * | 1973-01-10 | 1974-09-04 | ||
| JPS5676577A (en) * | 1979-11-28 | 1981-06-24 | Sumitomo Electric Ind Ltd | Gaas schottky gate field effect transistor |
| JPS5763863A (en) * | 1980-10-03 | 1982-04-17 | Mitsubishi Electric Corp | Preparatio of semiconductor device |
-
1983
- 1983-09-09 JP JP58166983A patent/JPS6057979A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4992983A (ja) * | 1973-01-10 | 1974-09-04 | ||
| JPS5676577A (en) * | 1979-11-28 | 1981-06-24 | Sumitomo Electric Ind Ltd | Gaas schottky gate field effect transistor |
| JPS5763863A (en) * | 1980-10-03 | 1982-04-17 | Mitsubishi Electric Corp | Preparatio of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0319243A (ja) * | 1989-06-15 | 1991-01-28 | Matsushita Electron Corp | 電界効果トランジスタの製造方法 |
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