JPS6062138A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6062138A JPS6062138A JP16989283A JP16989283A JPS6062138A JP S6062138 A JPS6062138 A JP S6062138A JP 16989283 A JP16989283 A JP 16989283A JP 16989283 A JP16989283 A JP 16989283A JP S6062138 A JPS6062138 A JP S6062138A
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- insulating film
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に多層配線構
造を有する半導体装置の製造方法の改良に係る。
造を有する半導体装置の製造方法の改良に係る。
従来、多層配線構造を有する半導体装置、例えばＭ Ｏ
Ｓ型半導体装置は次のような方法にょシ製造されている
。
Ｓ型半導体装置は次のような方法にょシ製造されている
。
まず、例えばｐ型の半導体基板に素子分離領域を形成す
ると共に、該素子分離領域で分離された島状の素子領域
を形成する。つづいて、素子領域にダート酸化膜を介し
てダート電極を形成し、更にｎ＋型のソース、ドレイン
領域を形成した後、全面に第１の絶縁膜としてのＣＶＤ
−８ｉＯ□膜を堆積する。ひきつづき、ＣＶＤ−８ｉ０
２膜にコンタクトホールを開孔し、Ａｔ膜等を蒸着した
後、ツクターニングしてコンタクトホールを介して前記
ソース、ドレイン領域等と接続するＡｔ配線や素子分離
領域から他の素子領域上の第１の絶縁膜を走るＡｔ配線
等の第１層Ａｔ配線を形成する。
ると共に、該素子分離領域で分離された島状の素子領域
を形成する。つづいて、素子領域にダート酸化膜を介し
てダート電極を形成し、更にｎ＋型のソース、ドレイン
領域を形成した後、全面に第１の絶縁膜としてのＣＶＤ
−８ｉＯ□膜を堆積する。ひきつづき、ＣＶＤ−８ｉ０
２膜にコンタクトホールを開孔し、Ａｔ膜等を蒸着した
後、ツクターニングしてコンタクトホールを介して前記
ソース、ドレイン領域等と接続するＡｔ配線や素子分離
領域から他の素子領域上の第１の絶縁膜を走るＡｔ配線
等の第１層Ａｔ配線を形成する。
次いで、全面に低温ＣＶＤ−８ＩＯ，膜を堆積し、更に
フォトレジスト膜を塗布して表面を平坦化した後、反応
性イオンエツチングによりフォトレジスト膜を除去しつ
つ低温ＣＶＤ−８１０，膜の一部をエツチングする２、
いわゆるエツチノぐツク法を行なう。こうしたエッチ・
々ツク法（二より表面をある程度、平坦化した後、残っ
たフォトレジスト膜を除去し、再度、低温ＣＶＤ−８ｉ
ｎ、膜を堆積して２層の低温ＣＶＤ−８ｉ０２膜からな
る第２の絶縁膜を形成する。つづいて、この絶縁膜にコ
ンタクトホールを開孔し、全面にＡｔ膜等を蒸着した後
、・母ターニングして前記第１層金属配線の所望部分と
コンタクトホールを介して接続した第２層Ａｔ配線を形
成し、ＭＯ８型半導体装置を製造する。
フォトレジスト膜を塗布して表面を平坦化した後、反応
性イオンエツチングによりフォトレジスト膜を除去しつ
つ低温ＣＶＤ−８１０，膜の一部をエツチングする２、
いわゆるエツチノぐツク法を行なう。こうしたエッチ・
々ツク法（二より表面をある程度、平坦化した後、残っ
たフォトレジスト膜を除去し、再度、低温ＣＶＤ−８ｉ
ｎ、膜を堆積して２層の低温ＣＶＤ−８ｉ０２膜からな
る第２の絶縁膜を形成する。つづいて、この絶縁膜にコ
ンタクトホールを開孔し、全面にＡｔ膜等を蒸着した後
、・母ターニングして前記第１層金属配線の所望部分と
コンタクトホールを介して接続した第２層Ａｔ配線を形
成し、ＭＯ８型半導体装置を製造する。
しかしながら、上述した従来方法では平坦な第２の絶縁
膜を形成するために低＠ ＣＶＤ−９ｉｎ２膜の堆積を
２度に分けて行なわなければならず、生産性の低下を招
く。また、エッチパック時の反応性イオンエツチングに
おいて、エツチングの終点をみきわめるのが非常に困難
である等の問題がある。即ち、エツチング不足であると
、第２の絶縁膜の平坦化が充分になされず、第２層Ａｔ
配線の段切れが発生し易くなる。一方、エツチングがオ
ーバーになると、エッチパック工程が無意味になるばか
りか、ひどい場合には素子領域のシリコンまでエツチン
グされてしまうこともある。更に、第２層Ａ４配線下の
第２の絶縁膜の膜厚を正確に制御できないため、容量的
な問題から設計上のトラブルを招く。
膜を形成するために低＠ ＣＶＤ−９ｉｎ２膜の堆積を
２度に分けて行なわなければならず、生産性の低下を招
く。また、エッチパック時の反応性イオンエツチングに
おいて、エツチングの終点をみきわめるのが非常に困難
である等の問題がある。即ち、エツチング不足であると
、第２の絶縁膜の平坦化が充分になされず、第２層Ａｔ
配線の段切れが発生し易くなる。一方、エツチングがオ
ーバーになると、エッチパック工程が無意味になるばか
りか、ひどい場合には素子領域のシリコンまでエツチン
グされてしまうこともある。更に、第２層Ａ４配線下の
第２の絶縁膜の膜厚を正確に制御できないため、容量的
な問題から設計上のトラブルを招く。
本発明は高信頼性の多層配線構造を有する半導体装置を
簡単な工程で製造し得る方法を提供しようとするもので
ある。
簡単な工程で製造し得る方法を提供しようとするもので
ある。
本発明は半導体基板の素子領域にダート絶縁膜を介して
ダート電極を選択的に形成すると共に、ソース、ドレイ
ン領域を形成する工程と、全面に第１の絶縁膜を堆積す
る工程と、この絶縁膜の第１層、第２層の配線が交差さ
れる部分をその膜厚方向に選択的にエツチングして溝部
を形成する工程と、前記絶縁膜にコンタクトホールを形
成した後、少なくとも前記ソース、ドレイン領域とコン
タクトホールを介して接続する第１層の取出し金属配線
及び前記溝部に一部が埋込まれた第１層金属配線を形成
する工程と、全面に第２の絶縁膜を堆積した後、該絶縁
膜にスルホールを形成する工程と、前記第２の絶縁膜上
に第２層金属配線を形成する工程とを具備したことを特
゛徴とするものである。こうした本発明方法によれば既
述の如く高信頼性の多層配線構造を有する半導体装置を
簡単な工程で製造できる。
ダート電極を選択的に形成すると共に、ソース、ドレイ
ン領域を形成する工程と、全面に第１の絶縁膜を堆積す
る工程と、この絶縁膜の第１層、第２層の配線が交差さ
れる部分をその膜厚方向に選択的にエツチングして溝部
を形成する工程と、前記絶縁膜にコンタクトホールを形
成した後、少なくとも前記ソース、ドレイン領域とコン
タクトホールを介して接続する第１層の取出し金属配線
及び前記溝部に一部が埋込まれた第１層金属配線を形成
する工程と、全面に第２の絶縁膜を堆積した後、該絶縁
膜にスルホールを形成する工程と、前記第２の絶縁膜上
に第２層金属配線を形成する工程とを具備したことを特
゛徴とするものである。こうした本発明方法によれば既
述の如く高信頼性の多層配線構造を有する半導体装置を
簡単な工程で製造できる。
上記第１の絶縁膜としては、ＣＶ Ｄ Ｓ ｉ Ｏｚ膜
とＢＰＳＧ膜とを順次積層した２層構造膜等を用いるこ
とができる。
とＢＰＳＧ膜とを順次積層した２層構造膜等を用いるこ
とができる。
上記第２の絶縁膜としでは、例えば金属配線材料として
ＡＡ＋ＡＡ合金などの低融点金属を用いた場合、低温Ｃ
ＶＤ−８ｉ０２膜等が使用される。
ＡＡ＋ＡＡ合金などの低融点金属を用いた場合、低温Ｃ
ＶＤ−８ｉ０２膜等が使用される。
次に、本発明をｎチャンネル−ＭＯＳトランジスタの製
造に適用した例について第１図〜苗５図を参照して説明
する。
造に適用した例について第１図〜苗５図を参照して説明
する。
（１）まず、ｐ型シリコン基板１にフィールド酸化膜２
を形成し、該フィールド酸化膜２で分離された島状の基
板１領域（素子領域）表面に熱酸化によりダート酸化膜
３を形成した後、全面にダート電極材料膜、例えばリン
ドーゾ多結晶シリコン膜を堆積し、これをバタ一二ング
して前記ダート酸化膜３上にダート電極４を選択的に形
成した。つづいて、ダート電＃！、４及びフィールド酸
化膜２をマスクとしてｎｕ不純物、例えば砒素を島状の
基板１領域にイオン注入し、活性化、拡散を行なってｎ
＋型のソース、ドレイン領域５，６を形成した。
を形成し、該フィールド酸化膜２で分離された島状の基
板１領域（素子領域）表面に熱酸化によりダート酸化膜
３を形成した後、全面にダート電極材料膜、例えばリン
ドーゾ多結晶シリコン膜を堆積し、これをバタ一二ング
して前記ダート酸化膜３上にダート電極４を選択的に形
成した。つづいて、ダート電＃！、４及びフィールド酸
化膜２をマスクとしてｎｕ不純物、例えば砒素を島状の
基板１領域にイオン注入し、活性化、拡散を行なってｎ
＋型のソース、ドレイン領域５，６を形成した。
ひきつづき、全面に厚さ３０００ＸのＣＶＤ−８ｌｏｚ
Ｖ７及ヒｈ−サ７０００ Ｋ（７）Ｂ Ｐ Ｓ Ｇ膜
８を順次堆積して２層構造の第１絶縁膜９を形成した（
第１図図示）。
Ｖ７及ヒｈ−サ７０００ Ｋ（７）Ｂ Ｐ Ｓ Ｇ膜
８を順次堆積して２層構造の第１絶縁膜９を形成した（
第１図図示）。
（ＩＩ）次いで、第１ＮＡｔ配線と第２層Ａｔ配線が交
差するＭｌの絶縁膜９のＢＰＳＧ膜８部分を図示しない
レジストパターンをマスクとして選択的にエツチングし
て溝部１ｏを形成した。つづいて、前記レジンＦ ／’
（’ターンを除去した後、熱処理を施してＢ Ｐ Ｓ
Ｇ ＩＥ’ｋ ９の表面を溶融した（第２図図示）。
差するＭｌの絶縁膜９のＢＰＳＧ膜８部分を図示しない
レジストパターンをマスクとして選択的にエツチングし
て溝部１ｏを形成した。つづいて、前記レジンＦ ／’
（’ターンを除去した後、熱処理を施してＢ Ｐ Ｓ
Ｇ ＩＥ’ｋ ９の表面を溶融した（第２図図示）。
（ｆｉｌ） 次いで、ソース、ドレイン領域５，６の一
部に対応する第１の絶縁膜９及びダート酸化膜３を図示
しないレジストパターンをマスクとして選択的にエツチ
ングしてコンタクトホール１１１，１１．を形成した。
部に対応する第１の絶縁膜９及びダート酸化膜３を図示
しないレジストパターンをマスクとして選択的にエツチ
ングしてコンタクトホール１１１，１１．を形成した。
つづいて、レジストパターンを除去し、全面にＡ７膜を
真空蒸着した後、該Ａ４膜をパターニングした。
真空蒸着した後、該Ａ４膜をパターニングした。
これにより、第３図に示す如くコンタクトホール１１１
を介してソース領域５と接続する第１層のＡｔ取出し配
線１２、コンタクトホール１１□ を介してドレイン領
域６と接続する第１層のＡ７取出し配線１３が形成され
た。
を介してソース領域５と接続する第１層のＡｔ取出し配
線１２、コンタクトホール１１□ を介してドレイン領
域６と接続する第１層のＡ７取出し配線１３が形成され
た。
同時に、前記第１の絶縁膜の溝部１０に一部が埋込まれ
た第１層Ａｔ配線１４が形成された。
た第１層Ａｔ配線１４が形成された。
（１ｖ）次いで、全面に第２の絶縁膜としての低温ＣＶ
Ｄ−８ｉｎ２膜１５を堆積した。低温ＣＶＤ−８ｉＯ，
膜１５は段差等への回シ込みが良好なため、比較的平坦
な膜となった。つづいて、第１層のＡｔ取出し配線１２
の一部に対応する低温ＣＶＤ−８ｉ０２膜０２部分を図
示しｆｚ イＬ／ ’）ストパターンをマスクとして選
択的にエツチングしてスルホール１６を開孔した（第４
図図示）。
Ｄ−８ｉｎ２膜１５を堆積した。低温ＣＶＤ−８ｉＯ，
膜１５は段差等への回シ込みが良好なため、比較的平坦
な膜となった。つづいて、第１層のＡｔ取出し配線１２
の一部に対応する低温ＣＶＤ−８ｉ０２膜０２部分を図
示しｆｚ イＬ／ ’）ストパターンをマスクとして選
択的にエツチングしてスルホール１６を開孔した（第４
図図示）。
（ｖ）次いで、全面にＡｔ膜を真空蒸着した後、該Ａｔ
膜をパターニングした。これにょシ、スルホール１６を
介して第１ＮのＡｔ取出し配線１２と接続した第２層Ａ
ｔ配線１７１及び、前記溝部１０に対応する低温ＣＶＤ
−８ｉｎ、膜１５上において前記第１層Ａｔ配線１４と
交差する第２層Ａｔ配線１７２ が夫々形成され、多層
Ａｔ配線構造を有するｎチャンネルＭＯＳトランジスタ
が造られた（第５図図示）。
膜をパターニングした。これにょシ、スルホール１６を
介して第１ＮのＡｔ取出し配線１２と接続した第２層Ａ
ｔ配線１７１及び、前記溝部１０に対応する低温ＣＶＤ
−８ｉｎ、膜１５上において前記第１層Ａｔ配線１４と
交差する第２層Ａｔ配線１７２ が夫々形成され、多層
Ａｔ配線構造を有するｎチャンネルＭＯＳトランジスタ
が造られた（第５図図示）。
しかして、本発明方法によれば第１の絶縁膜９のＢＰＳ
Ｇ膜８における第１層、第２層のＡｔ配線が交差する部
分に溝部１０を形成し、該絶縁膜９上に一部が前記溝部
１ｏに埋込まれた第１層Ａｔ配線１４を形成した後、低
温ＣＶＤ−８ｉｎ、膜１５を堆積することによって、第
１層Ａｔ配線１４上の第２層Ａ４配線が交差する低温Ｃ
ＶＤ−８１０，膜１５部分を比較的平坦にできる。その
結果、第１層Ａｔ配線との交差部分で第２層Ａｔ配線１
７．が段切れを起こすのを防止できる。したがって、従
来法の如きエツチング工程を省略でき、かつ低温ＣＶｆ
）−８ｉｎ。
Ｇ膜８における第１層、第２層のＡｔ配線が交差する部
分に溝部１０を形成し、該絶縁膜９上に一部が前記溝部
１ｏに埋込まれた第１層Ａｔ配線１４を形成した後、低
温ＣＶＤ−８ｉｎ、膜１５を堆積することによって、第
１層Ａｔ配線１４上の第２層Ａ４配線が交差する低温Ｃ
ＶＤ−８１０，膜１５部分を比較的平坦にできる。その
結果、第１層Ａｔ配線との交差部分で第２層Ａｔ配線１
７．が段切れを起こすのを防止できる。したがって、従
来法の如きエツチング工程を省略でき、かつ低温ＣＶｆ
）−８ｉｎ。
膜の堆積も１回で済み、更に第１層、第２層のＡｔ配線
間の第２の絶縁膜（低温ＣＶＤ−８１０□膜）の膜厚も
正確に制御できるため、高信頼性の多層ＡＡ配線構造を
有するｎチャンネルＭＯＳトランジスタを簡単な工程で
得ることができる。
間の第２の絶縁膜（低温ＣＶＤ−８１０□膜）の膜厚も
正確に制御できるため、高信頼性の多層ＡＡ配線構造を
有するｎチャンネルＭＯＳトランジスタを簡単な工程で
得ることができる。
なお、本発明方法において、更に従来のエッチパック法
を併用すれば工程が多少長くなるものの、段切れ防止対
策としては万全で、信頼性もより一層向上する。
を併用すれば工程が多少長くなるものの、段切れ防止対
策としては万全で、信頼性もより一層向上する。
本発明方法はｎチャンネルＭＯＳ）ランゾスタの製造の
みに限らず、ｐチャンネルＭＯ８）ランジスタ、ＣＭＯ
８の製造にも同様に適用できる。１だ、半導体基板にＭ
ＯＳ）ランゾスタを製造する場合に限らず、半導体層を
有する絶縁基板（例えばＳＯＳ ）を用いたＭＯＳ）ラ
ンジスタの製造にも同様に適用できる。
みに限らず、ｐチャンネルＭＯ８）ランジスタ、ＣＭＯ
８の製造にも同様に適用できる。１だ、半導体基板にＭ
ＯＳ）ランゾスタを製造する場合に限らず、半導体層を
有する絶縁基板（例えばＳＯＳ ）を用いたＭＯＳ）ラ
ンジスタの製造にも同様に適用できる。
以上詳述した如く、本発明によれば工程の大幅な短縮化
と、第１層配線上を絶縁膜を介して横切る第２層配線の
段切れ防止とを図ることができ、ひいては高信頼性の多
層配線構造を有する半導体装置を非常に効率よく製造し
得る方法を提供できる。
と、第１層配線上を絶縁膜を介して横切る第２層配線の
段切れ防止とを図ることができ、ひいては高信頼性の多
層配線構造を有する半導体装置を非常に効率よく製造し
得る方法を提供できる。
第１図〜第５図は本発明の実施例におけるｎチャンネル
Ｍ ＯＳ トランジスタの製造工程を示す断面図である
。 １・・・ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ダート酸化膜、４・・・ダート電極、５・・
・ｎ 型ソース領域、６・・・ｎ 型ドレイン領域、７
・・・ＣＶＤ−８ｉｎ、膜、８・・・ＢＰＳＧ膜、９・
・・第２の絶縁膜、１０・・・溝部、１１．．１１．・
・・コンタクトホール、１２，１３・・・Ａｔ取出し配
線、１４・・・第１層Ａｔ配線、１５・・・低温ＣＶＤ
−８’ Ｏｘ ｌｌｕ （第２の絶ａ膜＞、１６・・・
スルホール、１７、．１７□・・・第２層Ａｔ配線。
Ｍ ＯＳ トランジスタの製造工程を示す断面図である
。 １・・・ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ダート酸化膜、４・・・ダート電極、５・・
・ｎ 型ソース領域、６・・・ｎ 型ドレイン領域、７
・・・ＣＶＤ−８ｉｎ、膜、８・・・ＢＰＳＧ膜、９・
・・第２の絶縁膜、１０・・・溝部、１１．．１１．・
・・コンタクトホール、１２，１３・・・Ａｔ取出し配
線、１４・・・第１層Ａｔ配線、１５・・・低温ＣＶＤ
−８’ Ｏｘ ｌｌｕ （第２の絶ａ膜＞、１６・・・
スルホール、１７、．１７□・・・第２層Ａｔ配線。
Claims (3)
- （１） 半導体基板の素子領域にダート絶縁膜を介して
ダート電極を選択的に形成すると共に、ソース、ドレイ
ン領域を形成する工程と、全面に第１の絶縁膜を堆積す
る工程と、この絶縁膜の第１層、第２層の配線が交差さ
れる部分をその膜厚方向に選択的にエツチングして溝部
を形成する工程と、前記絶縁膜にコンタクトホールを形
成した後、少なくとも前記ソース、ドレイン領域とコン
タクトホールを介して接続する第１層の取出金属配線及
び前記溝部に一部が埋込まれた第１層金属配線を形成す
る工程と、全面に第２の絶縁膜を堆積し成する工程とを
具備したことを特徴とする半導体装置の製造方法。 - （２）第１の絶縁膜がＣＶＤ−８ｉｎ、膜とボロンリン
硅化ガラス膜（ＢＰＳＧ膜）を順次積層した二層構造膜
からなることを特徴とする特許請求の範囲第１項記載の
半導体装置の製造方法。 - （３）第２の絶縁膜が低温ＣＶ Ｄ Ｓ ｉ Ｃｈ膜で
あることを特徴とする特許請求の範囲第１項記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16989283A JPS6062138A (ja) | 1983-09-14 | 1983-09-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16989283A JPS6062138A (ja) | 1983-09-14 | 1983-09-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6062138A true JPS6062138A (ja) | 1985-04-10 |
Family
ID=15894891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16989283A Pending JPS6062138A (ja) | 1983-09-14 | 1983-09-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6062138A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0311652A (ja) * | 1989-06-08 | 1991-01-18 | Nippon Telegr & Teleph Corp <Ntt> | 集積回路とその製造方法 |
-
1983
- 1983-09-14 JP JP16989283A patent/JPS6062138A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0311652A (ja) * | 1989-06-08 | 1991-01-18 | Nippon Telegr & Teleph Corp <Ntt> | 集積回路とその製造方法 |
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