JPS6066384A - メモリ制御回路 - Google Patents
メモリ制御回路Info
- Publication number
- JPS6066384A JPS6066384A JP58174608A JP17460883A JPS6066384A JP S6066384 A JPS6066384 A JP S6066384A JP 58174608 A JP58174608 A JP 58174608A JP 17460883 A JP17460883 A JP 17460883A JP S6066384 A JPS6066384 A JP S6066384A
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- JP
- Japan
- Prior art keywords
- circuits
- circuit
- input
- memory
- address
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明はメモリ制御回路に関し、特にアドレスデコーダ
回路全駆動するアドレス制御回路に関する。
回路全駆動するアドレス制御回路に関する。
従来、メモリ回路を初期化するには、アドレスを順次指
定してデータを書込む必要があり、２（ｉ＋４）ビット
（但しｉは正の整数）のメモリセルを持つメモリ回路で
は、１ビツトのデータ全書込む所要時間音に秒とすると
ｋＸ ２ （１＋ ｓ ）秒の時間かがかることになる
。
定してデータを書込む必要があり、２（ｉ＋４）ビット
（但しｉは正の整数）のメモリセルを持つメモリ回路で
は、１ビツトのデータ全書込む所要時間音に秒とすると
ｋＸ ２ （１＋ ｓ ）秒の時間かがかることになる
。
第１図を用いて従来例を説明する。アドレス信号Ａｏ〜
ＡＩは各々、インバータ回路１〜３の入力に接続される
。該インバータ回路１〜３の出方は、それぞれＡｏ％Ａ
ｉの反転１百号Ａ０〜Ａｉヲ生成し、かつインバータ回
路４〜６の入力に接続される。該インバータ回路４〜６
は、前記Ａ Ｏ−Ａ ４の反転信号すなわちＡｏ％Ａｉ
の正転信号Ａｏ′〜Ａ、／を生成する。例えばアドレス
信号Ａｏに論理”０”が入力されるとＡｎは論理”１”
、 Ａｏ’は論理゛０″となる。アドレス信号Δｏ −
ＡＩから生成された反転信号Ａ０〜Ａｉ及び正転信号Ａ
ｏ／〜Ａｒヲアドレスデコーダ回路に適切な組合せに
よって入力することにより、１本のアドレス信号にょフ
、２の（ｉ＋１）乗のメモリセルを指定することが出来
る。
ＡＩは各々、インバータ回路１〜３の入力に接続される
。該インバータ回路１〜３の出方は、それぞれＡｏ％Ａ
ｉの反転１百号Ａ０〜Ａｉヲ生成し、かつインバータ回
路４〜６の入力に接続される。該インバータ回路４〜６
は、前記Ａ Ｏ−Ａ ４の反転信号すなわちＡｏ％Ａｉ
の正転信号Ａｏ′〜Ａ、／を生成する。例えばアドレス
信号Ａｏに論理”０”が入力されるとＡｎは論理”１”
、 Ａｏ’は論理゛０″となる。アドレス信号Δｏ −
ＡＩから生成された反転信号Ａ０〜Ａｉ及び正転信号Ａ
ｏ／〜Ａｒヲアドレスデコーダ回路に適切な組合せに
よって入力することにより、１本のアドレス信号にょフ
、２の（ｉ＋１）乗のメモリセルを指定することが出来
る。
例えばメモリセル１番地は（Ａ０／、 Ａ１／叫・・Ａ
１／）。
１／）。
２ Ｙｌ；地は（Ａｏ、Ａ、’、・・・・・Ａｉ’）と
なる。
なる。
ところで、以上の様な従来例では、前記Ａ、ｏ〜Ａｉの
組合せに対して、一度に一つのメモリセルレか選択する
ことが出来ず全セル全初期化するにはｋｘ２（ｉ＋４）
秒の時間がかかる。
組合せに対して、一度に一つのメモリセルレか選択する
ことが出来ず全セル全初期化するにはｋｘ２（ｉ＋４）
秒の時間がかかる。
不発明はこの点に層目してなされたもので、リセット信
号が入力さ！′１−だ時に全てのメモリセルに論理゛′
Ｏ″あるいは論理＋１１１＋のデータ全１ピツトの書込
み時間で書込むことのできるメモリ制御を提供すること
を目的とする。
号が入力さ！′１−だ時に全てのメモリセルに論理゛′
Ｏ″あるいは論理＋１１１＋のデータ全１ピツトの書込
み時間で書込むことのできるメモリ制御を提供すること
を目的とする。
不発明によれば、メモリのアドレスデコーダ回路全、駆
動するアドレス制御回路を含んでなるメモリ制御１ｑ路
において、前記アドレス制御回路全２人力ＮＯＲ回路の
構成とし、該ＮＯＲ回路の一方の入力にアドレス信号を
接続し、他方の入力に制御信号線全接続して、該制御信
号が入力されたときに１ピツトの書込み時間で全セルを
初期化すること全特徴とするメモリ制御回路が得られる
。
動するアドレス制御回路を含んでなるメモリ制御１ｑ路
において、前記アドレス制御回路全２人力ＮＯＲ回路の
構成とし、該ＮＯＲ回路の一方の入力にアドレス信号を
接続し、他方の入力に制御信号線全接続して、該制御信
号が入力されたときに１ピツトの書込み時間で全セルを
初期化すること全特徴とするメモリ制御回路が得られる
。
次に図面を用いて本発明の詳細な説明する。第２図は不
発明の一実施例である。
発明の一実施例である。
第２図に示す不発明の実施例は、２人力ＮＯＲ回路で構
成され、２人力Ｎ（ＪＲ回路７〜９の人力の一方にはそ
れぞれアドレス信号へ。〜Ａｉが入力され、他方の入力
にはリセット信号Ｒ８Ｔが人力される。リセット信号Ｒ
Ｓ Ｔが論理”０″のとき、前記２人力Ｎ ＯＲ回路７
〜９のＵｊ力にはそれぞれ前記アドレス信号Ａ。−Ａｉ
の反転信号Ａ。−Ａｉが出力される。該２人力Ｎ（ＪＲ
回路の出力はさらに２人力Ｉ’Ｊ ＯＢ回路１０〜１２
の一方にそれぞれ入力され該１０〜１２の他方の人力に
は前記リセット信号Ｒ８Ｔが接続され、同様にリセット
信号Ｒ８Ｔが論理″０”のとき、該２人力Ｎ（ＪＲ回路
１０〜１２の出力には前記Ａｏ％Ａ４の反転信号すなわ
ちＡｏ％Ａｉの正転信号Ｎ。′〜Ｎｉ′が出力される。
成され、２人力Ｎ（ＪＲ回路７〜９の人力の一方にはそ
れぞれアドレス信号へ。〜Ａｉが入力され、他方の入力
にはリセット信号Ｒ８Ｔが人力される。リセット信号Ｒ
Ｓ Ｔが論理”０″のとき、前記２人力Ｎ ＯＲ回路７
〜９のＵｊ力にはそれぞれ前記アドレス信号Ａ。−Ａｉ
の反転信号Ａ。−Ａｉが出力される。該２人力Ｎ（ＪＲ
回路の出力はさらに２人力Ｉ’Ｊ ＯＢ回路１０〜１２
の一方にそれぞれ入力され該１０〜１２の他方の人力に
は前記リセット信号Ｒ８Ｔが接続され、同様にリセット
信号Ｒ８Ｔが論理″０”のとき、該２人力Ｎ（ＪＲ回路
１０〜１２の出力には前記Ａｏ％Ａ４の反転信号すなわ
ちＡｏ％Ａｉの正転信号Ｎ。′〜Ｎｉ′が出力される。
つまシリセット信号Ｒ８’ｌ’が論理“Ｏｎのときは、
不突流例は紀１図に示す従来例と同等の機能が得られる
。
不突流例は紀１図に示す従来例と同等の機能が得られる
。
次にリセット信号几ＳＴが論理″′１”になると、該２
人力ＮＯＲ回路の出力は全て論理″ｏ”となり、アドレ
スデコーダ回路全ＮＯＲ，型論理で構成することによっ
て、該デコーダの出力Ｘ。−Ｘｎは全て＠理″１″とな
り、全てのセルが選択されることになる。前記リセット
信号Ｒ，８’Ｉ’が論理″′１″の時にメモリ回路全書
込モードにして、書込みデータを論理°゛０”あるいは
論理″１″にすることによ勺、指足されたデータが全て
のセルに書込まれる。したがって前記リセット信号Ｒ８
Ｔが論理６１′の時に１ピントの書込み時間に秒で全て
のセル全初期１ｔｓ出米ることになる。
人力ＮＯＲ回路の出力は全て論理″ｏ”となり、アドレ
スデコーダ回路全ＮＯＲ，型論理で構成することによっ
て、該デコーダの出力Ｘ。−Ｘｎは全て＠理″１″とな
り、全てのセルが選択されることになる。前記リセット
信号Ｒ，８’Ｉ’が論理″′１″の時にメモリ回路全書
込モードにして、書込みデータを論理°゛０”あるいは
論理″１″にすることによ勺、指足されたデータが全て
のセルに書込まれる。したがって前記リセット信号Ｒ８
Ｔが論理６１′の時に１ピントの書込み時間に秒で全て
のセル全初期１ｔｓ出米ることになる。
第３図は不発明を用いたメモリの構成を示す一実施例で
ある。アドレス制御回路１３にはアドレス信号Ａｏ−Ａ
ｉ及びリセット信号Ｒ８’ｒが入力され、該制御回路１
３の出力はアドレスデコーダ回路１４〜１６に接続され
、該デコーダ回路には二進化１ｌｔＩ数による組合せで
前記制御回路１３の出方が接続される。例えばアドレス
デコーダ回路１４は（Ａｏ’、 Ａｌ’、・・・・・・
Ａｉ／）とすると、前記アドレス信号が全て論理“ＯＩ
＋であム リセット信号Ｒ８Ｔが論理゛０”のときは、
該デコーダ回路１４が選択されて、該デコーダ回路１４
の出方は論理１１”となる。このとき他のデコーダ回路
１５〜１６は非選択となり、その出力は論理″ｏ”とな
る。リセット信号１もＳＴが論理″１″となると、前記
デコーダ回路１４〜１６は全て選択され、全てのメモリ
セルが選択されることになる。
ある。アドレス制御回路１３にはアドレス信号Ａｏ−Ａ
ｉ及びリセット信号Ｒ８’ｒが入力され、該制御回路１
３の出力はアドレスデコーダ回路１４〜１６に接続され
、該デコーダ回路には二進化１ｌｔＩ数による組合せで
前記制御回路１３の出方が接続される。例えばアドレス
デコーダ回路１４は（Ａｏ’、 Ａｌ’、・・・・・・
Ａｉ／）とすると、前記アドレス信号が全て論理“ＯＩ
＋であム リセット信号Ｒ８Ｔが論理゛０”のときは、
該デコーダ回路１４が選択されて、該デコーダ回路１４
の出方は論理１１”となる。このとき他のデコーダ回路
１５〜１６は非選択となり、その出力は論理″ｏ”とな
る。リセット信号１もＳＴが論理″１″となると、前記
デコーダ回路１４〜１６は全て選択され、全てのメモリ
セルが選択されることになる。
不発明は以上説明した様にメモリのアドレス制御部を２
人力ＮＯＲ回路にすることによって１ビツトの書込み時
間で全てのセルを初期化することが出来、メモリ制御回
路に使用して有効である。
人力ＮＯＲ回路にすることによって１ビツトの書込み時
間で全てのセルを初期化することが出来、メモリ制御回
路に使用して有効である。
第１図はアドレス制御部の従来例を示した論理回路図、
第２図は本発明の実施例を示す論理回路図、第３図は不
発開音用いたメモリの構成全示すブロック図である。 符号の説明 １〜６・・・・・インバータ回路、７〜１２・・・・・
・２人力ＮＯ，Ｒ，回路、１３・・・・・・アドレス制
御回路、１４〜１６・・・・・・アドレスデコーダ回路
、１７・・・・・・メモリセル。 篤 ／ 図 ｚｓ７ 爲 ？ 図 Ｆ’Ｓ７ １３ 図
第２図は本発明の実施例を示す論理回路図、第３図は不
発開音用いたメモリの構成全示すブロック図である。 符号の説明 １〜６・・・・・インバータ回路、７〜１２・・・・・
・２人力ＮＯ，Ｒ，回路、１３・・・・・・アドレス制
御回路、１４〜１６・・・・・・アドレスデコーダ回路
、１７・・・・・・メモリセル。 篤 ／ 図 ｚｓ７ 爲 ？ 図 Ｆ’Ｓ７ １３ 図
Claims (1)
- メモリのアドレスデコーダ回路を駆動するアドレス制御
回路金倉んでなるメモリ制御回路におりで、前記アドレ
ス制御回路を２人力ＮＯＲ回路で構成し、該ＮＯＲ回路
の一方の入力にアドレス毎号線を接続し、他方の入力に
制御信号線を接続して、１ビツトの書込み時間で、該メ
モリ回路の全セルを初期化することを特徴とするメモリ
制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58174608A JPS6066384A (ja) | 1983-09-21 | 1983-09-21 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58174608A JPS6066384A (ja) | 1983-09-21 | 1983-09-21 | メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6066384A true JPS6066384A (ja) | 1985-04-16 |
Family
ID=15981557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58174608A Pending JPS6066384A (ja) | 1983-09-21 | 1983-09-21 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6066384A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01111243A (ja) * | 1987-08-05 | 1989-04-27 | Texas Instr Inc <Ti> | マルチビット・ワードをリセットする回路 |
-
1983
- 1983-09-21 JP JP58174608A patent/JPS6066384A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01111243A (ja) * | 1987-08-05 | 1989-04-27 | Texas Instr Inc <Ti> | マルチビット・ワードをリセットする回路 |
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