JPS6068444A - テ−ブルアドレス変換処理方式 - Google Patents
テ−ブルアドレス変換処理方式Info
- Publication number
- JPS6068444A JPS6068444A JP58175403A JP17540383A JPS6068444A JP S6068444 A JPS6068444 A JP S6068444A JP 58175403 A JP58175403 A JP 58175403A JP 17540383 A JP17540383 A JP 17540383A JP S6068444 A JPS6068444 A JP S6068444A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory address
- memory
- stored
- physical memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、電子計其機において、所要の論理メモリア
ドレスに対応する物理メモリアドレスを生成するテーブ
ルアドレス変換処理方式に関する。
ドレスに対応する物理メモリアドレスを生成するテーブ
ルアドレス変換処理方式に関する。
一般に、プログラムによって作られた論理メモリアドレ
スを、実際にアクセスされる主メモリ上のアドレス、即
ち物理メモリアドレスに変換するには、主メモリ上のア
ドレス変換テーブルを参照しながら作成されるが、その
変換処理速度を上けるため、テーブルアドレス変２換の
処理に対応してアドレス変換テーブルの内容の一部分の
写しをノ（ソファメモリに格納しておき、テーブルアド
レス変侠処理時に、主メモリ上のアドレス変換テーブル
を参照することなく物理メモリアドレスの生成１図はこ
の方式の一例を示すブロック線図で、（１）は２図示さ
れていないデータ処理装宜で生成されるアクセスしよう
とする所要の論理メモリアドレス情報を保持する。２４
ビツトからなる論理メモリアドレスレジスタ（以下Ｉ、
ＭＡＲと称す）、ｔｅｌは図示されていない主メモリ上
のアドレス変換テーブルを参照して生成される。このア
ドレス変換テーブルの一部分の写の、論理メモリアドレ
スに対応した物理メモリアドレス情報が、それに対応す
る論理メモリアドレス情報の上位５桁目から１２桁目迄
の８ビツトの内容によってきまる位置に格納されている
１２ビツトからなるアドレス変侠ノ（ソファメモリ（以
下ＴＬＢと称す）、＋３１は、このＴＬＢ（２１に裕網
されている物理メモリアドレス（Ｄ論理メモリアドレス
との対応情報、１．！ＩＩちこの物理メモリアドレスに
対応する論理メモリアドレスの上位４ビツトの内容が、
この物理メモリアドレスのＴＬＢ内格納位置に対応する
位置に格納されている４ビツトからなるアドレス登録バ
ッファメモリ（以下ＴＬＢＴＡＢと称す）、＋４１は、
ＬＭＡＲ（１１に保持されている所要論理メモリアドレ
ス情報のビット８〜１１の上位４ビツトと、ＴＬＢＴＡ
Ｇ （３＋のこの所要論理メモリアドレス情報に対応す
る位置、即ちＬＭＡＲｆｌＨ７）ビット１２〜１９０８
ビツトの内容によって指定された位置に格納されている
４ビツトの上記対応情報とを比較することによって、
ＬＭＡＲ（１）に保持されている所要論理メモリアドレ
スに対応する物理アドレス情報がＴＬＢｆ２１中に格納
されているかどうかを判定する判定器（以下ＣＭＦと称
す）。
スを、実際にアクセスされる主メモリ上のアドレス、即
ち物理メモリアドレスに変換するには、主メモリ上のア
ドレス変換テーブルを参照しながら作成されるが、その
変換処理速度を上けるため、テーブルアドレス変２換の
処理に対応してアドレス変換テーブルの内容の一部分の
写しをノ（ソファメモリに格納しておき、テーブルアド
レス変侠処理時に、主メモリ上のアドレス変換テーブル
を参照することなく物理メモリアドレスの生成１図はこ
の方式の一例を示すブロック線図で、（１）は２図示さ
れていないデータ処理装宜で生成されるアクセスしよう
とする所要の論理メモリアドレス情報を保持する。２４
ビツトからなる論理メモリアドレスレジスタ（以下Ｉ、
ＭＡＲと称す）、ｔｅｌは図示されていない主メモリ上
のアドレス変換テーブルを参照して生成される。このア
ドレス変換テーブルの一部分の写の、論理メモリアドレ
スに対応した物理メモリアドレス情報が、それに対応す
る論理メモリアドレス情報の上位５桁目から１２桁目迄
の８ビツトの内容によってきまる位置に格納されている
１２ビツトからなるアドレス変侠ノ（ソファメモリ（以
下ＴＬＢと称す）、＋３１は、このＴＬＢ（２１に裕網
されている物理メモリアドレス（Ｄ論理メモリアドレス
との対応情報、１．！ＩＩちこの物理メモリアドレスに
対応する論理メモリアドレスの上位４ビツトの内容が、
この物理メモリアドレスのＴＬＢ内格納位置に対応する
位置に格納されている４ビツトからなるアドレス登録バ
ッファメモリ（以下ＴＬＢＴＡＢと称す）、＋４１は、
ＬＭＡＲ（１１に保持されている所要論理メモリアドレ
ス情報のビット８〜１１の上位４ビツトと、ＴＬＢＴＡ
Ｇ （３＋のこの所要論理メモリアドレス情報に対応す
る位置、即ちＬＭＡＲｆｌＨ７）ビット１２〜１９０８
ビツトの内容によって指定された位置に格納されている
４ビツトの上記対応情報とを比較することによって、
ＬＭＡＲ（１）に保持されている所要論理メモリアドレ
スに対応する物理アドレス情報がＴＬＢｆ２１中に格納
されているかどうかを判定する判定器（以下ＣＭＦと称
す）。
（５）は、ＬＭＡＲｔ＋＋のビット２０〜３１の下位１
２ビツトと、Ｔ ＬＢ ｔ２＋に格納されている対応物
理メモリアドレス情報の１２ビツトの内容とにより生成
きれる７３１Ｔ安の物理メモリアドレス情報を保持する
物理メモリアドレスレジヌタ（以下ρＭＡＲと称す）。
２ビツトと、Ｔ ＬＢ ｔ２＋に格納されている対応物
理メモリアドレス情報の１２ビツトの内容とにより生成
きれる７３１Ｔ安の物理メモリアドレス情報を保持する
物理メモリアドレスレジヌタ（以下ρＭＡＲと称す）。
（６１〜まＴ ＬＢ （２＋とＴＬＢＴＡＧ ｔ３＋の
内容のエラー発生の有無をチェックするエラーチェック
回路（以下ＯＨＫと称す）、（力はＣＡＭＰ ［４１に
よりＴ ＬＢ （２１にＬＭＡＲ＋１１に保持されたＦ
′９Ｘ袂−理メモリアドレスに対応する物理メモリアド
レス情味が＠稍されていると判定された時有意レベルと
なるヒツト信号（以下Ｈ工Ｔと称す）、＋８１はＯＨＫ
＋６１によりＴＬＢ（２）かＴＬＢＴＡＧ ＋３１の
何れかにエラーがあると有意レベルになるエラー検出信
号（以下１１Ｒと称す）である。
内容のエラー発生の有無をチェックするエラーチェック
回路（以下ＯＨＫと称す）、（力はＣＡＭＰ ［４１に
よりＴ ＬＢ （２１にＬＭＡＲ＋１１に保持されたＦ
′９Ｘ袂−理メモリアドレスに対応する物理メモリアド
レス情味が＠稍されていると判定された時有意レベルと
なるヒツト信号（以下Ｈ工Ｔと称す）、＋８１はＯＨＫ
＋６１によりＴＬＢ（２）かＴＬＢＴＡＧ ＋３１の
何れかにエラーがあると有意レベルになるエラー検出信
号（以下１１Ｒと称す）である。
次にその動作を説明する。データ処理装置からアクセス
しようとする主メモリの所４Ｍａｍｈ理メモリアドレス
情報がＬＭＡＲ（１１にセットされると、 ＬＭＡＲ（
１）のビット１２〜１９の８ビツトによって指定される
位置に格納されているＴＬＢＴＡＧ １３１の内容と。
しようとする主メモリの所４Ｍａｍｈ理メモリアドレス
情報がＬＭＡＲ（１１にセットされると、 ＬＭＡＲ（
１）のビット１２〜１９の８ビツトによって指定される
位置に格納されているＴＬＢＴＡＧ １３１の内容と。
Ｌ ＭＡＲ（１１のビットＢ〜１１の上位」ビットがＯ
ＭＰ（４）によシ比較される。両省が一致すると０ＭＰ
＋４１の出力信号１１．ＴＴ（７１は有意レベルとなり
、ＬＭＡＲｉｌ＋に保持されている所９１ｍ理メモリア
ドレスに対応する物理メモリアドレス情報がＴＬＢ（２
）内に格納されているとＯＭＰ ＋４１によって判定き
れたことになる。
ＭＰ（４）によシ比較される。両省が一致すると０ＭＰ
＋４１の出力信号１１．ＴＴ（７１は有意レベルとなり
、ＬＭＡＲｉｌ＋に保持されている所９１ｍ理メモリア
ドレスに対応する物理メモリアドレス情報がＴＬＢ（２
）内に格納されているとＯＭＰ ＋４１によって判定き
れたことになる。
このことがＨＴＴ（７）によりデータ処理装置ｖＣ報告
されると共に、ＴＬＢ（２）から続出されたｖＪ理メモ
リアドレスと、ＬＭＡＲ［１）のビット２０〜３１０１
２ビツトが合成されて所要の９プ埋メモリアドレス・１
６報が生成されＰＭＡＲ＋５１にセットさイＬる。こう
して。
されると共に、ＴＬＢ（２）から続出されたｖＪ理メモ
リアドレスと、ＬＭＡＲ［１）のビット２０〜３１０１
２ビツトが合成されて所要の９プ埋メモリアドレス・１
６報が生成されＰＭＡＲ＋５１にセットさイＬる。こう
して。
ＴＬＢ（２＋に所要の論理メモリアドレスに対応する物
理メモリアドレス情報が格納されている場合のテーブル
アドレス変換処理が完了する。一方ＯＭＰ（４１によ、
Ｄ ＬＭＡＲｉｌｌに対応する物理メモリアドレス情報
がＴＬＢ（２＋に格納されていないと判定されると。
理メモリアドレス情報が格納されている場合のテーブル
アドレス変換処理が完了する。一方ＯＭＰ（４１によ、
Ｄ ＬＭＡＲｉｌｌに対応する物理メモリアドレス情報
がＴＬＢ（２＋に格納されていないと判定されると。
Ｈ工Ｔ（７）は無意レベルになシナータ処理装置に報告
されると、データ処理装置の処理によｐ主メモリ上のア
ドレス変換テーブルを参照して、ＬＭＡＲ＋１１に保持
されている所要の論理メモリアドレスに対応する物理メ
モリアドレス情報を生成し、その時のＬＭＡＲ（＋１の
ビット１２〜１９０８ビツトで指定されるＴＬＩＨ２＋
の位置に、このデータ処理装置で生成された物理メモリ
アドレス情報の上位１２ビツトを格納し、ＴＬＢＴＡＧ
１３１のこれと同じ位置にＬＭＡＲ（１１に保持され
ている論理メモリアドレス情報との対応″清報、即ちＬ
ＭＡＲ（１１のビット８〜１１の上位４ビツトを格納す
る。この時Ｔ ＬＢ （２＋に格納した物理メモリアド
レス情報はＬＭＡＲ＋１１に保持されている論理メモリ
アドレスに対応するものであるから。
されると、データ処理装置の処理によｐ主メモリ上のア
ドレス変換テーブルを参照して、ＬＭＡＲ＋１１に保持
されている所要の論理メモリアドレスに対応する物理メ
モリアドレス情報を生成し、その時のＬＭＡＲ（＋１の
ビット１２〜１９０８ビツトで指定されるＴＬＩＨ２＋
の位置に、このデータ処理装置で生成された物理メモリ
アドレス情報の上位１２ビツトを格納し、ＴＬＢＴＡＧ
１３１のこれと同じ位置にＬＭＡＲ（１１に保持され
ている論理メモリアドレス情報との対応″清報、即ちＬ
ＭＡＲ（１１のビット８〜１１の上位４ビツトを格納す
る。この時Ｔ ＬＢ （２＋に格納した物理メモリアド
レス情報はＬＭＡＲ＋１１に保持されている論理メモリ
アドレスに対応するものであるから。
ＴＬＢ（２１に物理メモ′リアドレス情報を格納すると
同時に’１”ＬＢ１２＋からこれを読出し、ＬＭＡＲ’
ｉｌｌのビット２０〜３１の１２ビツトを合成して物
理メモリアドレスを生成しＰＭＡＲ（５１にセットする
ようＶこする。
同時に’１”ＬＢ１２＋からこれを読出し、ＬＭＡＲ’
ｉｌｌのビット２０〜３１の１２ビツトを合成して物
理メモリアドレスを生成しＰＭＡＲ（５１にセットする
ようＶこする。
以上により、ＬＭＡＲ（１１にセットされた崩女の誦埋
メモリアドレス情報に対応する物理メモリアドレス情報
がＴ ＬＢ ＋２１ ＶＣ格納されていない場合のテー
ブルアドレス変換処理が完了したことになる。以上のよ
うに動作するテーブルアドレス変換処理と。
メモリアドレス情報に対応する物理メモリアドレス情報
がＴ ＬＢ ＋２１ ＶＣ格納されていない場合のテー
ブルアドレス変換処理が完了したことになる。以上のよ
うに動作するテーブルアドレス変換処理と。
ｉＫ ＋６１におけるＴＬＢｉ２＋とＴＬＢＴＡＧ ＋
３１の内容のエラーのチェックに対する処置は互に独立
して行なわれるよう構成されている。ν１ｊち、ＣＭＰ
（４）でＬＭＡＲ＋１１に保持されている所要の論理メ
モリアドレス情報に対応する物理メモリアドレス情報が
ＴＬＢｆ２１１１’ｔ：格納されていると判定されると
■工Ｔ（７）を有意レベルにしデータ処理装置に報告す
る。フーータ処理装置はＨ工Ｔ（７）が有意レベルにな
ることにより、テーブルアドレス変換処理が完了したも
のとして次の処理に入っていく。この時、ＯＭＰ ＋４
１によるＨ工Ｔｆ７）の発生と独立して動作するＯＨＫ
（６１ＶＣよるＴ ＬＢ Ｊ２＋とＴＬＢＴＡＧ ＋
３１のエラーチェックで、ＮＲＲ（８１が兜生じデータ
処理装置に送られると、データ処理装置は上記Ｈ工Ｔ（
７１が有意レベルになったことにより完了したアドレス
変換処理を無効にして１通常はアドレス処理完了によシ
次の論理メモリアドレスに変更されるＬＭＡＲ＋ＩＩの
内容を、アドレス変換処理の前の内容に戻し、主メモリ
上のアドレス変換テーブルを参照して物理メモリアドレ
ス情報を生成するりトライ処理をＥＲＲ（８）によシ実
行することになるＯ 以上のように、従来のテーブルアドレス変換処理方式で
は、ＣＭＰ ＋４１による判定動作とＯＨＭ ＋６１に
よるエラーチェック動作とがお互に独立して動作するよ
う構成されているので、ＯＭＰ （４１の判定でＨ工Ｔ
（７）を有意レベルにして、ュータ処理装置がテーブル
アドレス変換処理が完了したものとして次の処理に進も
うとしている時に、ＯＨＫ １Ｂ＋からのＩＣＲＲ＋ａ
＋によりＴＬＢ（２，＋、ＴＬＢＴＡＧ Ｌ３＋の内容
のエラーが報告されるとデータ処理装置によるテーブル
アドレス便換忙やシ直すためのりトライ処理？行う必要
が生じ処理が複雑となりという欠点があった。
３１の内容のエラーのチェックに対する処置は互に独立
して行なわれるよう構成されている。ν１ｊち、ＣＭＰ
（４）でＬＭＡＲ＋１１に保持されている所要の論理メ
モリアドレス情報に対応する物理メモリアドレス情報が
ＴＬＢｆ２１１１’ｔ：格納されていると判定されると
■工Ｔ（７）を有意レベルにしデータ処理装置に報告す
る。フーータ処理装置はＨ工Ｔ（７）が有意レベルにな
ることにより、テーブルアドレス変換処理が完了したも
のとして次の処理に入っていく。この時、ＯＭＰ ＋４
１によるＨ工Ｔｆ７）の発生と独立して動作するＯＨＫ
（６１ＶＣよるＴ ＬＢ Ｊ２＋とＴＬＢＴＡＧ ＋
３１のエラーチェックで、ＮＲＲ（８１が兜生じデータ
処理装置に送られると、データ処理装置は上記Ｈ工Ｔ（
７１が有意レベルになったことにより完了したアドレス
変換処理を無効にして１通常はアドレス処理完了によシ
次の論理メモリアドレスに変更されるＬＭＡＲ＋ＩＩの
内容を、アドレス変換処理の前の内容に戻し、主メモリ
上のアドレス変換テーブルを参照して物理メモリアドレ
ス情報を生成するりトライ処理をＥＲＲ（８）によシ実
行することになるＯ 以上のように、従来のテーブルアドレス変換処理方式で
は、ＣＭＰ ＋４１による判定動作とＯＨＭ ＋６１に
よるエラーチェック動作とがお互に独立して動作するよ
う構成されているので、ＯＭＰ （４１の判定でＨ工Ｔ
（７）を有意レベルにして、ュータ処理装置がテーブル
アドレス変換処理が完了したものとして次の処理に進も
うとしている時に、ＯＨＫ １Ｂ＋からのＩＣＲＲ＋ａ
＋によりＴＬＢ（２，＋、ＴＬＢＴＡＧ Ｌ３＋の内容
のエラーが報告されるとデータ処理装置によるテーブル
アドレス便換忙やシ直すためのりトライ処理？行う必要
が生じ処理が複雑となりという欠点があった。
この発明は上記のような従来のものの欠点全除去するた
めになされたもので、上記ＣＨＫ （６１からのエラー
検出信号ＦｉＲＲ（８１によ）、上記ＯＭＰ （４＋を
制御し、このＯＭＰ ＋４１７＞）らのヒツト信号ＢＩ
Ｔｔ７１を無意レベルとして、ＯＭＰ ＋４１があたか
も’ＬＭＡＲｆｉｌ内の所要論理メモリアドレスに対応
するり址メモリアドレス情報がＴ ＬＢ ＋２１１ｃ格
納されていないと判定したのと同様の動作をさせること
ｔこよって、ＥＲＲ（８１によってデータ処理装置で火
打されるエラーリトライ処理を王女にし、処理の単純化
、高速化かり能となったテーブルアドレス変換処理方式
を提供することを目的としている。
めになされたもので、上記ＣＨＫ （６１からのエラー
検出信号ＦｉＲＲ（８１によ）、上記ＯＭＰ （４＋を
制御し、このＯＭＰ ＋４１７＞）らのヒツト信号ＢＩ
Ｔｔ７１を無意レベルとして、ＯＭＰ ＋４１があたか
も’ＬＭＡＲｆｉｌ内の所要論理メモリアドレスに対応
するり址メモリアドレス情報がＴ ＬＢ ＋２１１ｃ格
納されていないと判定したのと同様の動作をさせること
ｔこよって、ＥＲＲ（８１によってデータ処理装置で火
打されるエラーリトライ処理を王女にし、処理の単純化
、高速化かり能となったテーブルアドレス変換処理方式
を提供することを目的としている。
以下、この発りｊの一実施例全第２区について説明する
。第２図において山１２＋ ＋３１ ＋５１ （６１は
第１図の同一符号と同一部分を示し、 ＋７１（８１は
第１図の同−符号で示すものに相当する信号を示し、（
９；は第１図のＣ！ＭＰ ＋４１に相崩する判定器（以
下ＣＭＣＫと称す）で、テーブルアドレス処理が行なわ
れている過程でＣ！ＨＫ ｆ６＋からＥＲＲ＋８１が送
られて来た時は、ＬＭＡＲ（１）の内容に対応する物理
メモリアドレス情報がＴ ＬＢ ＋２１に格納されてい
ないと判定したときと同様にＨ工Ｔ（７）を無意レベル
にするよう構成されていると共に、ＣＨＫ （６＋でＴ
ＬＢｆ２１． ＴＬＢＴＡＧ １３１の内容のエラーが
検出されない時は、第１図のＣ！ＭＰ ＋４１と同様の
動作を行うものである。
。第２図において山１２＋ ＋３１ ＋５１ （６１は
第１図の同一符号と同一部分を示し、 ＋７１（８１は
第１図の同−符号で示すものに相当する信号を示し、（
９；は第１図のＣ！ＭＰ ＋４１に相崩する判定器（以
下ＣＭＣＫと称す）で、テーブルアドレス処理が行なわ
れている過程でＣ！ＨＫ ｆ６＋からＥＲＲ＋８１が送
られて来た時は、ＬＭＡＲ（１）の内容に対応する物理
メモリアドレス情報がＴ ＬＢ ＋２１に格納されてい
ないと判定したときと同様にＨ工Ｔ（７）を無意レベル
にするよう構成されていると共に、ＣＨＫ （６＋でＴ
ＬＢｆ２１． ＴＬＢＴＡＧ １３１の内容のエラーが
検出されない時は、第１図のＣ！ＭＰ ＋４１と同様の
動作を行うものである。
次にその動作を説明する。ＣＨＫ（６１がＴＬＢ（２＋
及びＴＬＢＴＡＧ １３１のエラーを検出しない時のテ
ーブルアドレス変換処理は第１図と全く同一なので、こ
＼では説明を省略する。このテーブルアドレス変換処理
過程においてＴＬＢ（２ｉ、ＴＩＪＢＴＡＧ ｔ３ｊの
内容のエラーチェックがＣ！ＨＫ （６１Ｐこおいて行
なわれ、Ｔ ＬＢ （２＋ 。
及びＴＬＢＴＡＧ １３１のエラーを検出しない時のテ
ーブルアドレス変換処理は第１図と全く同一なので、こ
＼では説明を省略する。このテーブルアドレス変換処理
過程においてＴＬＢ（２ｉ、ＴＩＪＢＴＡＧ ｔ３ｊの
内容のエラーチェックがＣ！ＨＫ （６１Ｐこおいて行
なわれ、Ｔ ＬＢ （２＋ 。
ＴＬＢＴＡＧ ｔ３ｊの例れかに内容のエラーが検出さ
れた時は、ＣＨＫ （６＋からＥＲＲ（８＋がＣ！Ｍ（
ＪＣｔ９ノに送られ。
れた時は、ＣＨＫ （６＋からＥＲＲ（８＋がＣ！Ｍ（
ＪＣｔ９ノに送られ。
Ｃ！ＭＯＫ＋９１はこのｎＲＲｆ８１を受けると、ＴＬ
ＢＴＡＧ ＋３１に保持されている対Ｊ６情報とは無関
係にＨ工Ｔ（７）が無意レベルになシ、ＬＭＡＲ（１１
に保持された所要の論理メモリアドレスに対応するＷ理
メモリアドレス情報がＴＬＢ［２＋に格納されていない
と判定された時と同様の動作をする。従ってＴＬＢ（２
）、ＴＬＢＴＡＧ ＋３１の内容のエラー検出に伴うュ
ータ処理装置によるエラーリトライ処理が不安となる。
ＢＴＡＧ ＋３１に保持されている対Ｊ６情報とは無関
係にＨ工Ｔ（７）が無意レベルになシ、ＬＭＡＲ（１１
に保持された所要の論理メモリアドレスに対応するＷ理
メモリアドレス情報がＴＬＢ［２＋に格納されていない
と判定された時と同様の動作をする。従ってＴＬＢ（２
）、ＴＬＢＴＡＧ ＋３１の内容のエラー検出に伴うュ
ータ処理装置によるエラーリトライ処理が不安となる。
なお９以上の説明では、谷レジスタ、バッファメモリの
ビット数など説明の都合上具体的な数値をあげて説明し
たが、これらは単なる一例にすぎず他の値に変更し得る
は勿、ｉｉｌなである。
ビット数など説明の都合上具体的な数値をあげて説明し
たが、これらは単なる一例にすぎず他の値に変更し得る
は勿、ｉｉｌなである。
以上のようにこの発明によｎば、テーブルアドレス変換
バッファメモ１ハ アドレス登録バッファメモリの内容
のエラーが検出された時、従来のようにデータ処理装置
によるエラーリトライ処理を実行する必要がなくなり、
処理が単純となり、処理時間の短縮化がはかれる等の効
果ｅ’Ｆｆしている。
バッファメモ１ハ アドレス登録バッファメモリの内容
のエラーが検出された時、従来のようにデータ処理装置
によるエラーリトライ処理を実行する必要がなくなり、
処理が単純となり、処理時間の短縮化がはかれる等の効
果ｅ’Ｆｆしている。
〔図面の１ｎｊ単な説明］
第１図は従来のテーブルアドレス変侠処理方式を示すブ
ロック線図、第２図は、この発明の１実施例を示すブロ
ック線図である。
ロック線図、第２図は、この発明の１実施例を示すブロ
ック線図である。
図中、（１）は論理メモリアドレスレジスタ、ＬＭＡＲ
。
。
（力はアドレス変換バッファメモ１ハ ＴＬＢ、 ｔ３
−はアドレス登録バッファメモリ、ＴＬＢＴＡＧ、 ＋
５１は物理メモリアドレスレジスタ、ＰＭＡＲ，＋６１
はエラーチェック回路、ＯＨＫ、 （９貴ま判定器Ｃ！
ＭＯＫである。
−はアドレス登録バッファメモリ、ＴＬＢＴＡＧ、 ＋
５１は物理メモリアドレスレジスタ、ＰＭＡＲ，＋６１
はエラーチェック回路、ＯＨＫ、 （９貴ま判定器Ｃ！
ＭＯＫである。
なお図中同一符号は、同一または相当部分を示している
。
。
代理人 大岩増雄（ｅｋが２名）
第１図
↓
主Ｘ−Ｅす
Claims (1)
- データ処理装置で生成される所要の論理メモリアドレス
情報を保持する論理メモリアドレスレジスタ、主メモリ
上のアドレス変換テーブルの内容の一部分の写しの、論
理メモリアドレスに対応する物理メモリアドレス情報が
格納されているアドレス笈換バッファメモ１ハ このア
ドレス変換バッファメモリに格納されている物理メモリ
アドレスの論理メモリアドレスとの対応情報を格納して
いるアドレス登録バッファメモ１ハ上記繊理メモリアド
レスレジスタに保持された所要の論理メモリアドレス情
報の所定ビットと、上記アドレス登録バッファメモリの
上記所要の処理メモリアドレス情報に対応する位置に格
納されている上記対応情報と荀比較することにより、上
記所要の論理メモリアドレスに対応する物理メモリアド
レス情報の写が上記デープルアドレス変換バッファメモ
リに格納されているかどうかを判定し、格納されている
時はヒツト信号を発し、格納されていない時はヒツト信
号を無意レベルとする判定器、上記テーブルアドレス変
換バッファメモリ及びアドレス登録バッファメモリの内
容のエラーをチェックするエラーチェック回路、上記判
定器からの上記ヒツト信号によシ、上記閾理メモリアド
レスレジスタの内容と上記テーブルアドレス変換バッフ
ァメモリに格納されている上記所安論理メモリアドレス
に対応する物理メモリアドレスの写から、所要物理メモ
リアドレスを生成する手段、この生成された所要物理メ
モリアドレスをセットする？Ｉ理メモリアドレスレジス
タ、及び上記判定器からの信号の無意レベル化によシ、
上記ナータ処理装置の処理で上記主メモリ上のアドレス
変換テーブルを参照して上記所要の論理メモリアドレス
に対応する物理メモリアドレスを生成し、この生成され
た物理メモリアドレスを上記テープルアドンス変換バッ
ファメモリに蕪録する手段とを備えたテーブルアドレス
変換処理方式ｒＣおいて、上Ｇ己エラーチェツク回路か
らのエラー検出信号により上記判定器を制御し、エラー
検出時にこの４４Ｊ足器からの信号を無意レベルとなる
ようにしたことを特徴とするテーブルアドレス変換処理
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175403A JPS6068444A (ja) | 1983-09-22 | 1983-09-22 | テ−ブルアドレス変換処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175403A JPS6068444A (ja) | 1983-09-22 | 1983-09-22 | テ−ブルアドレス変換処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6068444A true JPS6068444A (ja) | 1985-04-19 |
Family
ID=15995479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58175403A Pending JPS6068444A (ja) | 1983-09-22 | 1983-09-22 | テ−ブルアドレス変換処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6068444A (ja) |
-
1983
- 1983-09-22 JP JP58175403A patent/JPS6068444A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH11513823A (ja) | 共用ｓｒａｍ用のデータ・エラー検出および訂正 | |
| JPS6068444A (ja) | テ−ブルアドレス変換処理方式 | |
| JPS6011952A (ja) | 誤り訂正機構付半導体メモリ装置 | |
| JP3078000B2 (ja) | 情報処理装置 | |
| JP2600376B2 (ja) | メモリ制御装置 | |
| JPS6349809B2 (ja) | ||
| JPH0670775B2 (ja) | エラ−検出・訂正システム | |
| JPH06309185A (ja) | 情報処理装置 | |
| JPS61214040A (ja) | メモリのパリテイ回路 | |
| JP2671629B2 (ja) | メモリチェックシステム | |
| JP2735246B2 (ja) | テストアンドセット方式 | |
| JPH02310752A (ja) | メモリ素子のアドレスチェック方式 | |
| JPS6323445A (ja) | 通信制御装置 | |
| JPS60100852U (ja) | メモリ障害検出回路 | |
| JPS59116998A (ja) | 主記憶装置の障害検知方式 | |
| JPS60101649A (ja) | 電子計算機の診断装置 | |
| JPS6034134B2 (ja) | パリティチェック方式 | |
| JPH0474340U (ja) | ||
| JPS62256139A (ja) | デ−タ処理装置 | |
| JPH0267436U (ja) | ||
| JPH046029B2 (ja) | ||
| JPS6235695B2 (ja) | ||
| JPS61161565A (ja) | 記憶装置 | |
| JPH04372291A (ja) | 音声信号のデコード処理方法および音声信号のデコード処理装置 | |
| JPS6057092B2 (ja) | 記憶装置 |