JPS6068652A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPS6068652A JPS6068652A JP58177438A JP17743883A JPS6068652A JP S6068652 A JPS6068652 A JP S6068652A JP 58177438 A JP58177438 A JP 58177438A JP 17743883 A JP17743883 A JP 17743883A JP S6068652 A JPS6068652 A JP S6068652A
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- Japan
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- emitter
- base
- insulating film
- base region
- semiconductor substrate
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体素子、特に高周波トランジスタの製造方
法に関するものである。
法に関するものである。
一般に高周波用半導体素子は高周波特性向上のため極め
て微細なパターン設計が要求される。特に雑音特性を改
善するにはエミッターベース接合部を極めて浅く形成し
遮断周波数ｆＴ を高くし、かつベース抵抗の低減をは
かる必要がある。そのため一般にはエミッタ形状の微細
化及びエミッタ。
て微細なパターン設計が要求される。特に雑音特性を改
善するにはエミッターベース接合部を極めて浅く形成し
遮断周波数ｆＴ を高くし、かつベース抵抗の低減をは
かる必要がある。そのため一般にはエミッタ形状の微細
化及びエミッタ。
ベースコンタクト孔の距離の縮小が行われている＠第１
図をもちいて従来の高周波トランジスタの製造方法を簡
単に説明する。第１図ａ）に示す如く７リコン基板１に
ベース領域２を形成した後、絶縁層３で被覆し、次に同
図ｂ）に示す如く写真食刻法等により絶縁層３にエミッ
タ孔４を極めて微細に形成する。しかる後同図Ｃ）に示
す如くエミツタ層６をエミッタ孔４を通しての不純物拡
散もしくはイオン注入等により形成し、ベースコンタク
ト孔５をエミッタ孔４との距離が可能な限り近くなる様
に形成していた。しかしながら通常利用可能な写真食刻
法は現状では光の波長により制限されて、最小寸法１μ
ｍ程度が限界であり、さらにマスクの位置合せ精度にも
限界がある。従って第１図ｂ）のエミッタ孔４０寸法は
１μｍ程度を得るのが限界であり、又同図Ｃ）のエミッ
タ孔４とベースコンタクト孔５の距離も１μｍ以上必要
であったため、この事が高周波トランジスタ素子の雑音
特性を得るための隘路となっていた。
図をもちいて従来の高周波トランジスタの製造方法を簡
単に説明する。第１図ａ）に示す如く７リコン基板１に
ベース領域２を形成した後、絶縁層３で被覆し、次に同
図ｂ）に示す如く写真食刻法等により絶縁層３にエミッ
タ孔４を極めて微細に形成する。しかる後同図Ｃ）に示
す如くエミツタ層６をエミッタ孔４を通しての不純物拡
散もしくはイオン注入等により形成し、ベースコンタク
ト孔５をエミッタ孔４との距離が可能な限り近くなる様
に形成していた。しかしながら通常利用可能な写真食刻
法は現状では光の波長により制限されて、最小寸法１μ
ｍ程度が限界であり、さらにマスクの位置合せ精度にも
限界がある。従って第１図ｂ）のエミッタ孔４０寸法は
１μｍ程度を得るのが限界であり、又同図Ｃ）のエミッ
タ孔４とベースコンタクト孔５の距離も１μｍ以上必要
であったため、この事が高周波トランジスタ素子の雑音
特性を得るための隘路となっていた。
本発明は上記欠点を除去し、さらに雑音特性の改善が可
能な半導体素子の製造方法を提供するものである。
能な半導体素子の製造方法を提供するものである。
本発明による半導体素子の製造方法は、ベース領域上に
直接薄い不純物含有ポリシリコンを形成し、写真食刻法
により前記不純物含有ポリシリコンを微細形状に残した
後、半導体基板表面全体を酸化絶縁膜にて被覆し、酸化
絶縁膜を介してベース領域表面に高濃度にイオン注入し
、前記酸化絶縁膜を半導体基板に垂面方向に一様に除去
することによりエミッタとベースコンタクト孔とを同時
にセルファラインで形成するものである。
直接薄い不純物含有ポリシリコンを形成し、写真食刻法
により前記不純物含有ポリシリコンを微細形状に残した
後、半導体基板表面全体を酸化絶縁膜にて被覆し、酸化
絶縁膜を介してベース領域表面に高濃度にイオン注入し
、前記酸化絶縁膜を半導体基板に垂面方向に一様に除去
することによりエミッタとベースコンタクト孔とを同時
にセルファラインで形成するものである。
このように、本発明によれば、極めて微細形状のエミッ
タ形状が可能となりまたエミッタのごく近傍まで高濃度
にイオン注入されたベースが広がっているためベース抵
抗が大幅に低減でき高周波での雑音特性が改善され、さ
らにエミッタとベースコンタクト孔が写真食刻法を用い
ることなくセルファラインで得られるため目合せ精度に
よる位置すれの心配がなく製造工程に於ける歩留りがい
ちじるしく向上し安価な製品を提供できるものである。
タ形状が可能となりまたエミッタのごく近傍まで高濃度
にイオン注入されたベースが広がっているためベース抵
抗が大幅に低減でき高周波での雑音特性が改善され、さ
らにエミッタとベースコンタクト孔が写真食刻法を用い
ることなくセルファラインで得られるため目合せ精度に
よる位置すれの心配がなく製造工程に於ける歩留りがい
ちじるしく向上し安価な製品を提供できるものである。
以下、本発明の一実施例を図面を参照してより詳細に説
明する。実施例はＮＰＮ）ランジスタを例とし゛Ｃ説明
する。
明する。実施例はＮＰＮ）ランジスタを例とし゛Ｃ説明
する。
まず第２図ａ）に示す様に、Ｎ型シリコン基板１にイオ
ン注入法もしくは熱拡散法等でＰ型ベース層２を形成す
る。３は酸化絶縁膜である。その後ン等のＮ型不純物を
含んだポリシリコン層６を形成する。次に第２図ｂ）に
示す様に、通常のフォトリソグラフィー技術を利用して
１〜２μｍ程度の形状に７オトレジスト７を残しそれを
マスクとして不純物含有ポリシリコン６を選択的に腐食
除去する。ポリシリコンの除去には弗酸−硝酸混液系を
利用したウェットエツチングとＣＣ／４系のガスによる
ドライエツチング法とがあるが、サブミクロンの微細加
工をほどこす場合、最初ドライエツチングにより９０チ
程度除去し次いでウェットエツチングにて残り及びオー
バーエツチングに仕上げると７オトレジストで得られた
パターンよりさらに微細なパターンが精度良く得られる
。次に同図Ｃ）に示す様に７オトレジストを除去した後
酸化絶縁膜８を基板全体に被覆する。この酸化膜８は５
００℃〜６００℃程度の低温で化学反応により酸化膜を
成長させることにより得られるＣＶＤ酸化膜を３０００
＾〜５０００ｉ程度に形成すれは良い。
ン注入法もしくは熱拡散法等でＰ型ベース層２を形成す
る。３は酸化絶縁膜である。その後ン等のＮ型不純物を
含んだポリシリコン層６を形成する。次に第２図ｂ）に
示す様に、通常のフォトリソグラフィー技術を利用して
１〜２μｍ程度の形状に７オトレジスト７を残しそれを
マスクとして不純物含有ポリシリコン６を選択的に腐食
除去する。ポリシリコンの除去には弗酸−硝酸混液系を
利用したウェットエツチングとＣＣ／４系のガスによる
ドライエツチング法とがあるが、サブミクロンの微細加
工をほどこす場合、最初ドライエツチングにより９０チ
程度除去し次いでウェットエツチングにて残り及びオー
バーエツチングに仕上げると７オトレジストで得られた
パターンよりさらに微細なパターンが精度良く得られる
。次に同図Ｃ）に示す様に７オトレジストを除去した後
酸化絶縁膜８を基板全体に被覆する。この酸化膜８は５
００℃〜６００℃程度の低温で化学反応により酸化膜を
成長させることにより得られるＣＶＤ酸化膜を３０００
＾〜５０００ｉ程度に形成すれは良い。
次いで同図ｄ）に示す如く、前記酸化膜８を介してボロ
ン等Ｐ型不純物を高濃度にイオン注入し低抵抗ベース領
域９を形成し９００℃〜１ｏｏｏ℃程度の熱処理によシ
ネ鈍物を含むポリシリコン層６よリエミッタ領域１（１
−拡散する。次に同図ｅ）に示す様に平行平板型のりア
クティブスパッタ装置等をもちいて半導体基板と垂直方
向にドライエツチングする。酸化膜８のドライエツチン
グには例えばＣ）ＩＦ、系のガスを用いてドライエッチ
する事により酸化膜とシリコンとのエツチングレート比
を例えば１５：１の様に充分にとることができかつ平行
平板型のりアクティブスパッタ装置等を利用する事によ
りほとんどサイドエツチングされる事なく垂直方向にの
みエツチングされるので、ポリシリコンロの側面及びベ
ース−コレクタ接合部上面には前述ｄ）図の工程で得ら
れた酸化膜厚をそのまま残せるので、ポリシリコン層６
上のエミッタ孔１１と高濃度ベース領域９上のベースコ
ンタクト孔１２が同時にセルファラインで得られる。最
後に同図ｆ）に示す様に例えばアルミニウム等の金属を
用いてエミッタ引出し電極１３及びベース引出し電極１
４１ｃ形成する。
ン等Ｐ型不純物を高濃度にイオン注入し低抵抗ベース領
域９を形成し９００℃〜１ｏｏｏ℃程度の熱処理によシ
ネ鈍物を含むポリシリコン層６よリエミッタ領域１（１
−拡散する。次に同図ｅ）に示す様に平行平板型のりア
クティブスパッタ装置等をもちいて半導体基板と垂直方
向にドライエツチングする。酸化膜８のドライエツチン
グには例えばＣ）ＩＦ、系のガスを用いてドライエッチ
する事により酸化膜とシリコンとのエツチングレート比
を例えば１５：１の様に充分にとることができかつ平行
平板型のりアクティブスパッタ装置等を利用する事によ
りほとんどサイドエツチングされる事なく垂直方向にの
みエツチングされるので、ポリシリコンロの側面及びベ
ース−コレクタ接合部上面には前述ｄ）図の工程で得ら
れた酸化膜厚をそのまま残せるので、ポリシリコン層６
上のエミッタ孔１１と高濃度ベース領域９上のベースコ
ンタクト孔１２が同時にセルファラインで得られる。最
後に同図ｆ）に示す様に例えばアルミニウム等の金属を
用いてエミッタ引出し電極１３及びベース引出し電極１
４１ｃ形成する。
以上の様に第２図ｆ）に示す様にエミツタ層１０はポリ
シリコン層６により形成されて０．５〜１．０μｍ程度
と極めて微細な形状となり、又エミッターベースコンタ
クト間で比較的高比抵抗のベース領域は０．２〜０．３
μｍ程度で他は高濃度ベース領域９であるため、ベース
抵抗の大幅に低減されたトランジスタとなり優れた低雑
音特性を有する。
シリコン層６により形成されて０．５〜１．０μｍ程度
と極めて微細な形状となり、又エミッターベースコンタ
クト間で比較的高比抵抗のベース領域は０．２〜０．３
μｍ程度で他は高濃度ベース領域９であるため、ベース
抵抗の大幅に低減されたトランジスタとなり優れた低雑
音特性を有する。
さらにエミッタ孔１１とベースコンタクト孔１２が写真
食刻法を用いる事なくセルファラインで同時に得られる
為目金せ精度による位置合せずれがなくなり、工程が短
縮でき、歩留り良く安価に提供できるものである。
食刻法を用いる事なくセルファラインで同時に得られる
為目金せ精度による位置合せずれがなくなり、工程が短
縮でき、歩留り良く安価に提供できるものである。
また本発明は同時にＰＮＰトランジスタに適用可能であ
ることは言うまでもない。
ることは言うまでもない。
第１図ａ）〜Ｃ）は従来の製造方法を説明するための各
工程での断面図、第２図ａ）〜ｆ）は本発明の一実施例
によるトランジスタの製造方法の各工程に於る断面図で
ある。 】・・・・・・シリコン基板、２・・・・・・ベース領
域、３・・・・・・絶縁膜（酸化膜）、４・・・・・・
エミッタ孔、５・・・・・・ベースコンタクト孔、６・
・・・・・エミッタ領域、７・・・・・°フォトレジス
ト、８・・・・・・絶縁膜、９・・・・・・ベース高濃
度層、１０・・・・・・エミッタ領域、１１・・・・・
・エミッタコンタクト孔、１２・・・・・・ベースコン
タクト孔、１３・・・・・・エミッタ電極、１４・・・
・・・ベース電極。 第７図 第２圀 ／θ ７ 第２図
工程での断面図、第２図ａ）〜ｆ）は本発明の一実施例
によるトランジスタの製造方法の各工程に於る断面図で
ある。 】・・・・・・シリコン基板、２・・・・・・ベース領
域、３・・・・・・絶縁膜（酸化膜）、４・・・・・・
エミッタ孔、５・・・・・・ベースコンタクト孔、６・
・・・・・エミッタ領域、７・・・・・°フォトレジス
ト、８・・・・・・絶縁膜、９・・・・・・ベース高濃
度層、１０・・・・・・エミッタ領域、１１・・・・・
・エミッタコンタクト孔、１２・・・・・・ベースコン
タクト孔、１３・・・・・・エミッタ電極、１４・・・
・・・ベース電極。 第７図 第２圀 ／θ ７ 第２図
Claims (1)
- 半導体基板に形成されたベース領域の表面全体に多結晶
シリコン層を形成する工程と、写真食刻法を用いて多結
晶シリコン層を選択的にエツチング除去する工程と、半
導体基板全面を酸化絶縁膜にて被覆する工程と、該酸化
絶縁膜を介しベース領域に不純物をイオン注入して高濃
度ベース領域を形成する工程と、前記酸化絶縁膜を半導
体基板に垂直方向に一様に除去する工程を有することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177438A JPS6068652A (ja) | 1983-09-26 | 1983-09-26 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177438A JPS6068652A (ja) | 1983-09-26 | 1983-09-26 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6068652A true JPS6068652A (ja) | 1985-04-19 |
Family
ID=16030942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58177438A Pending JPS6068652A (ja) | 1983-09-26 | 1983-09-26 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6068652A (ja) |
-
1983
- 1983-09-26 JP JP58177438A patent/JPS6068652A/ja active Pending
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