JPH022118A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH022118A JPH022118A JP14654588A JP14654588A JPH022118A JP H022118 A JPH022118 A JP H022118A JP 14654588 A JP14654588 A JP 14654588A JP 14654588 A JP14654588 A JP 14654588A JP H022118 A JPH022118 A JP H022118A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔１既 要〕
半導体装置の製造方法に関し、
配線の膜質の劣化をほとんどなくすことができるうえ、
配線と基板拡＋Ｉｉ１層とのコンタクト抵抗の低減化を
実現することができる半導体装置の製造方法を提供する
ことを目的とし、 基板内に基板拡散層を選択的に形成する工程と、前記基
板拡散層上にコンタクトホールを形成する工程と、前記
コンタクトホールを介して前記基板拡散層とコンタクト
を採るようにポリシリコン膜を形成する工程と、前記ポ
リシリコン膜に不純物を選択的に導入した後、前記ポリ
シリコン膜の活性化のためのアニール処理を行う工程と
、前記ポリシリコン膜上に高融点メタル層または高融点
メタルシリサイド層を形成する工程と、前記ポリシリコ
ン膜と、前記高融点メタル層または前記高融点メタルシ
リサイド層とを選択的にエツチングして配線を形成する
工程と、前記配線の低抵抗化のためのアニール処理を行
う工程とを含むように構成する。
配線と基板拡＋Ｉｉ１層とのコンタクト抵抗の低減化を
実現することができる半導体装置の製造方法を提供する
ことを目的とし、 基板内に基板拡散層を選択的に形成する工程と、前記基
板拡散層上にコンタクトホールを形成する工程と、前記
コンタクトホールを介して前記基板拡散層とコンタクト
を採るようにポリシリコン膜を形成する工程と、前記ポ
リシリコン膜に不純物を選択的に導入した後、前記ポリ
シリコン膜の活性化のためのアニール処理を行う工程と
、前記ポリシリコン膜上に高融点メタル層または高融点
メタルシリサイド層を形成する工程と、前記ポリシリコ
ン膜と、前記高融点メタル層または前記高融点メタルシ
リサイド層とを選択的にエツチングして配線を形成する
工程と、前記配線の低抵抗化のためのアニール処理を行
う工程とを含むように構成する。
本発明は、半導体装置の製造方法に係り、詳しくは、特
に配線と基板拡散層とのコンタクト抵抗を小さくするこ
とができる半導体装置の製造方法に関するものである。
に配線と基板拡散層とのコンタクト抵抗を小さくするこ
とができる半導体装置の製造方法に関するものである。
近年、ＬＳＩの高集積化に伴い配線と、不純物注入によ
って形成された拡散層とのコンタクト・抵抗（接触抵抗
）を減少させることが要求されている。低抵抗化を実現
するための構造の配線としては、ポリサイド構造の配線
があり、これは例えばＴｉからなる高融点メタル層また
は例えばＴｉＳｉ２からなる高融点メタルシリサ・イド
層と、ポリシリコン膜との２層構造の配線からなる。こ
のポリサイド構造の配線に、高濃度のイオン注入（例え
ばＰまたはＡｓ等の不純物を注入）と活性化アニール処
理を行うことにより、活性化されたポリサイドの不純物
濃度を上げて拡散層とのコンタクト抵抗を下げるという
方法が提案されている。
って形成された拡散層とのコンタクト・抵抗（接触抵抗
）を減少させることが要求されている。低抵抗化を実現
するための構造の配線としては、ポリサイド構造の配線
があり、これは例えばＴｉからなる高融点メタル層また
は例えばＴｉＳｉ２からなる高融点メタルシリサ・イド
層と、ポリシリコン膜との２層構造の配線からなる。こ
のポリサイド構造の配線に、高濃度のイオン注入（例え
ばＰまたはＡｓ等の不純物を注入）と活性化アニール処
理を行うことにより、活性化されたポリサイドの不純物
濃度を上げて拡散層とのコンタクト抵抗を下げるという
方法が提案されている。
しかしながら、この高濃度のイオン注入と活性化アニー
ル処理を行うと、高融点メタル層または高融点メタルシ
リサイド層の膜質が劣化し易いという問題があった。膜
質が劣化するのは、イオン注入によって高融点メタル層
または高融点メタルシリサイド層の結晶がダメージを受
けてアモルファス化または欠陥が生じることによるもの
と考えられる。また、アニール処理を行うと、Ｓｉが析
出し易く、このＳｉによって抵抗が上ってしまったり、
ポリシリコン膜と高融点メタル層（又は高融点メタルシ
リサイド層）とが剥離したりするという問題もあった。
ル処理を行うと、高融点メタル層または高融点メタルシ
リサイド層の膜質が劣化し易いという問題があった。膜
質が劣化するのは、イオン注入によって高融点メタル層
または高融点メタルシリサイド層の結晶がダメージを受
けてアモルファス化または欠陥が生じることによるもの
と考えられる。また、アニール処理を行うと、Ｓｉが析
出し易く、このＳｉによって抵抗が上ってしまったり、
ポリシリコン膜と高融点メタル層（又は高融点メタルシ
リサイド層）とが剥離したりするという問題もあった。
これは微細化すればする程顕著となる。Ｓｉが析出する
のは、ストレス緩和と耐酸化性向上のために加えている
過剰のＳｉが熱によって析出するものと考えられる。
のは、ストレス緩和と耐酸化性向上のために加えている
過剰のＳｉが熱によって析出するものと考えられる。
したがって、良質で低抵抗な配線と、配線と拡散層との
間のコンタクト抵抗の小さい接合を得ることが要求され
ている。
間のコンタクト抵抗の小さい接合を得ることが要求され
ている。
従来、高融点メタル層または高融点メタルシリサイド層
と、ポリシリコン膜との２層構造からなるポリサイド構
造の配線と基板拡散層とのコンタクト抵抗を低くする製
造方法としては、ポリシリコン膜上に形成された高融点
メタル層または高融点メタルシリサイド層上からイオン
注入を行う方法が採られていた。
と、ポリシリコン膜との２層構造からなるポリサイド構
造の配線と基板拡散層とのコンタクト抵抗を低くする製
造方法としては、ポリシリコン膜上に形成された高融点
メタル層または高融点メタルシリサイド層上からイオン
注入を行う方法が採られていた。
以下、具体的に図面を用いて説明する。
第３図（ａ）〜＜ｆ）は従来の半導体装置の製造方法の
一例を説明するための図である。
一例を説明するための図である。
これらの図において、ｌは例えばＳｔからなり、温電型
がｐ型の基板、２は例えば５ｉＱ２からなる素子分離絶
縁膜、３は例えばＳｉｎ、からなる絶縁膜、４は基板拡
散層、５は例えばＳｉＯ□からなる層間絶縁膜、６はコ
ンタクトホール、７はポリシリコン膜、８は例えばＴ
ｉ Ｓ ｉ ’、からなる高融点メタルシリサイド層（
例えばＴｉからなる高融点メタルであってもよい）、９
は例えば５ｉＯｚ（ＰＳＧでもよい）からなる絶縁膜、
１０は配線で、ポリシリコン膜７と高融点メタルシリサ
イド層８とから構成されている。
がｐ型の基板、２は例えば５ｉＱ２からなる素子分離絶
縁膜、３は例えばＳｉｎ、からなる絶縁膜、４は基板拡
散層、５は例えばＳｉＯ□からなる層間絶縁膜、６はコ
ンタクトホール、７はポリシリコン膜、８は例えばＴ
ｉ Ｓ ｉ ’、からなる高融点メタルシリサイド層（
例えばＴｉからなる高融点メタルであってもよい）、９
は例えば５ｉＯｚ（ＰＳＧでもよい）からなる絶縁膜、
１０は配線で、ポリシリコン膜７と高融点メタルシリサ
イド層８とから構成されている。
次に、その製造工程について説明する。
まず、第３図（ａ）に示すように例えば熱酸化法により
基板ｌ上に膜厚が例えば２００人の絶縁膜３を形成した
後、フィールド酸化により基板ｌ上に膜厚が例えば６０
００への素子分離絶縁膜２を選択的に形成する。
基板ｌ上に膜厚が例えば２００人の絶縁膜３を形成した
後、フィールド酸化により基板ｌ上に膜厚が例えば６０
００への素子分離絶縁膜２を選択的に形成する。
次に、第３図（ｂ）に示すように、例えば不純物が例え
ばＡｓ” ）−ズ量が例えば４ Ｅ１５ｃｍ−”の
イオン注入により基Ｆｉｌ内に基板拡散層４を選択的に
形成した後、例えば９００〜１０００℃の活性化のため
のアニール処理を行う。
ばＡｓ” ）−ズ量が例えば４ Ｅ１５ｃｍ−”の
イオン注入により基Ｆｉｌ内に基板拡散層４を選択的に
形成した後、例えば９００〜１０００℃の活性化のため
のアニール処理を行う。
次に、第３図（ｃ）に示すように、例えばＲＩＥ法によ
り絶縁膜３を選択的にエツチングした後、例えばＣＶＤ
法により全面に５ｉｎ２を堆積して膜厚が例えば２００
０人の層間絶縁膜５を形成する。
り絶縁膜３を選択的にエツチングした後、例えばＣＶＤ
法により全面に５ｉｎ２を堆積して膜厚が例えば２００
０人の層間絶縁膜５を形成する。
次いで、例えばＲＩＥ法により層間絶縁膜５を選択的に
エツチングしてコンタクトホール６を基板拡散層４上に
形成する。この時、基板拡散層４が露出する。
エツチングしてコンタクトホール６を基板拡散層４上に
形成する。この時、基板拡散層４が露出する。
次に、第３図（ｄ）に示すように、例えばＣＶＤ法によ
りポリＳｉを全面に堆積してコンタクトホール６を介し
て基板拡散層４とコンタクトを採るようにｖ！、厚が例
えば１０００人のポリシリコン膜７を形成した後、例え
ばスパッタ法によりポリシリコン膜７上にＴｉＳｉ２を
堆積して膜厚が例えば２０００人の高融点メタルシリサ
イド層８を形成する。
りポリＳｉを全面に堆積してコンタクトホール６を介し
て基板拡散層４とコンタクトを採るようにｖ！、厚が例
えば１０００人のポリシリコン膜７を形成した後、例え
ばスパッタ法によりポリシリコン膜７上にＴｉＳｉ２を
堆積して膜厚が例えば２０００人の高融点メタルシリサ
イド層８を形成する。
次に、第３図（ｅ）に示すように、例えば不純物がＰ゛
ドーズ量が例えばＩ Ｅ１６ｃｍ−２のイオン注入
を行う。
ドーズ量が例えばＩ Ｅ１６ｃｍ−２のイオン注入
を行う。
そして、例えばＲＩＥ法により高融点メタルシリサイド
層８及びポリシリコン膜７を選択的にエツチングして配
線１０を形成した後、例えばＣＶＤ法により配線１０を
覆うようにＳｉｎ、を堆積して膜厚が例えば１０００人
の絶縁膜９を形成する。次いで、不純物の活性化と高融
点メタルシリサイド層８の低抵抗化を含めて例えば９５
０℃のアニール処理を行うことにより、第３図（ｆ）に
示すような構造の半導体装置が完成する。
層８及びポリシリコン膜７を選択的にエツチングして配
線１０を形成した後、例えばＣＶＤ法により配線１０を
覆うようにＳｉｎ、を堆積して膜厚が例えば１０００人
の絶縁膜９を形成する。次いで、不純物の活性化と高融
点メタルシリサイド層８の低抵抗化を含めて例えば９５
０℃のアニール処理を行うことにより、第３図（ｆ）に
示すような構造の半導体装置が完成する。
しかしながら、このような従来の半導体装置の製造方法
にあっては、ポリサイド構造の配線ｌＯに高濃度のイオ
ン注入と活性化アニール処理を行うことにより配線１０
と基板拡散層４とのコンタクト抵抗を下げる方法である
が、配線１０、特に高融点メタルシリザイド層８ （例
えばＴｉ等の高融点メタルでも同様）の膜質が劣化し易
いという問題点があった。膜質が劣化するのは、イオン
注入によって高融点メタルシリサイド層８の結晶がダメ
ージを受けてアモルファス化または欠陥が生じることに
よるものと考えられる。
にあっては、ポリサイド構造の配線ｌＯに高濃度のイオ
ン注入と活性化アニール処理を行うことにより配線１０
と基板拡散層４とのコンタクト抵抗を下げる方法である
が、配線１０、特に高融点メタルシリザイド層８ （例
えばＴｉ等の高融点メタルでも同様）の膜質が劣化し易
いという問題点があった。膜質が劣化するのは、イオン
注入によって高融点メタルシリサイド層８の結晶がダメ
ージを受けてアモルファス化または欠陥が生じることに
よるものと考えられる。
また、アニール処理を行うとＳｉが析出し易く、このＳ
ｉによって抵抗が上ってしまったり、ポリシリコン膜７
と高融点メタルシリサイド層８とが剥離したりするとい
う問題点があった。Ｓｉが析出するのは、ストレス緩和
と耐酸化性向上のために加えている過剰のＳｉが熱によ
って析出するものと考えられる。
ｉによって抵抗が上ってしまったり、ポリシリコン膜７
と高融点メタルシリサイド層８とが剥離したりするとい
う問題点があった。Ｓｉが析出するのは、ストレス緩和
と耐酸化性向上のために加えている過剰のＳｉが熱によ
って析出するものと考えられる。
そこで本発明は、配線の改質の劣化をほとんどなくすこ
とができるうえ、配線と基板拡散層とのコンタクト抵抗
の低減化を実現することができる半導体装置の製造方法
を提供することを目的としている。
とができるうえ、配線と基板拡散層とのコンタクト抵抗
の低減化を実現することができる半導体装置の製造方法
を提供することを目的としている。
本発明による半導体装置の製造方法は上記目的達成のた
め、 基板内に基板拡散層を選択的に形成する工程と、前記基
板拡散層上にコンタクトホールを形成する工程と、前記
コンタクトホールを介して前記基板拡散層とコンタクト
を採るようにポリシリコン膜を形成する工程と、前記ポ
リシリコン膜に不純物を選択的に導入した後、前記ポリ
シリコン膜の活性化のためのアニール処理を行う工程と
、前記ポリシリコン膜上に高融点メタル層または高融点
メタルシリサイド層を形成する工程と、前記ポリシリコ
ン膜と、前記高融点メタル層または前記高融点メタルシ
リサイド層とを選択的にエツチングして配線を形成する
工程と、前記配線の低抵抗化のためのアニール処理を行
う工程とを含むものである。
め、 基板内に基板拡散層を選択的に形成する工程と、前記基
板拡散層上にコンタクトホールを形成する工程と、前記
コンタクトホールを介して前記基板拡散層とコンタクト
を採るようにポリシリコン膜を形成する工程と、前記ポ
リシリコン膜に不純物を選択的に導入した後、前記ポリ
シリコン膜の活性化のためのアニール処理を行う工程と
、前記ポリシリコン膜上に高融点メタル層または高融点
メタルシリサイド層を形成する工程と、前記ポリシリコ
ン膜と、前記高融点メタル層または前記高融点メタルシ
リサイド層とを選択的にエツチングして配線を形成する
工程と、前記配線の低抵抗化のためのアニール処理を行
う工程とを含むものである。
本発明は、基板内に基板拡散層が選択的に形成され、基
板拡散層上にコンタクトポールが形成された後、コンタ
クトホールを介して基板拡散層とコンタクトを採るよう
にポリシリコン膜が形成される。次いで、ポリシリコン
膜に不純物が選択的に導入され、ポリシリコン膜の活性
化のためのアニール処理が行われた後、ポリシリコン膜
上に高融点メタル層または高融点メタルシリサイド層が
形成される。そして、ポリシリコン膜と、高融点メタル
層または高融点メタルシリサイド層とが選択的にエツチ
ングされて配線が形成された後、配線の低抵抗化のため
のアニール処理が行われる。
板拡散層上にコンタクトポールが形成された後、コンタ
クトホールを介して基板拡散層とコンタクトを採るよう
にポリシリコン膜が形成される。次いで、ポリシリコン
膜に不純物が選択的に導入され、ポリシリコン膜の活性
化のためのアニール処理が行われた後、ポリシリコン膜
上に高融点メタル層または高融点メタルシリサイド層が
形成される。そして、ポリシリコン膜と、高融点メタル
層または高融点メタルシリサイド層とが選択的にエツチ
ングされて配線が形成された後、配線の低抵抗化のため
のアニール処理が行われる。
したがって、配線の低抵抗化をポリシリコン膜の活性化
アニール処理の温度よりも低温でアニル処理することが
できるので、ポリシリコン膜中の不純物が高融点メタル
層または高融点メタルシリサイド層中に再分布し難くな
り、配線と基板拡散層とのコンタクト抵抗の低減化が実
現できるようになる。また、ポリシリコン膜の活性化ア
ニル処理を行った後に、高融点メタル層または高融点メ
タルシリサイド層を形成できるようになるので、高温に
よる高融点メタル層または高融点メタルシリサイド層の
膜質の劣化を抑えることができるようになる。
アニール処理の温度よりも低温でアニル処理することが
できるので、ポリシリコン膜中の不純物が高融点メタル
層または高融点メタルシリサイド層中に再分布し難くな
り、配線と基板拡散層とのコンタクト抵抗の低減化が実
現できるようになる。また、ポリシリコン膜の活性化ア
ニル処理を行った後に、高融点メタル層または高融点メ
タルシリサイド層を形成できるようになるので、高温に
よる高融点メタル層または高融点メタルシリサイド層の
膜質の劣化を抑えることができるようになる。
（実施例〕
以下、本発明を図面に基づいて説明する。
第１図（ａ）〜（ｇ）は本発明に係る半導体装置の製造
方法の一実施例を説明するための図である。図示例の半
導体装置は、例えばＮチャネルトランジスタに適用する
場合を示している。
方法の一実施例を説明するための図である。図示例の半
導体装置は、例えばＮチャネルトランジスタに適用する
場合を示している。
これらの図において、第３図（ａ）〜（ｆ）と同一符号
は同一または相当部分を示し、２１は例えばＳｉＯ□か
らなる絶縁膜である。
は同一または相当部分を示し、２１は例えばＳｉＯ□か
らなる絶縁膜である。
次に、その製造工程について説明する。なお、第１図（
ａ）〜（ｃ）は従来例の第３図（ａ）〜（ｃ）で説明し
たものと同様な工程を行っている。
ａ）〜（ｃ）は従来例の第３図（ａ）〜（ｃ）で説明し
たものと同様な工程を行っている。
まず、第１図（ａ）に示すように、例えば熱酸化法によ
り基板１上に膜厚が例えば２００人の絶縁膜３を形成し
た後、フィールド酸化により基＋５．１上に膜厚が例え
ば６０００人の素子分離絶縁膜２を選択的に形成する。
り基板１上に膜厚が例えば２００人の絶縁膜３を形成し
た後、フィールド酸化により基＋５．１上に膜厚が例え
ば６０００人の素子分離絶縁膜２を選択的に形成する。
次に、第１図（ｂ）に示すように、例えば不純物がＡｓ
” ドーズ量が例えば４Ｅ１５ｃｍ”２のイオン注
入より基板１内に基板拡散層４を選択的に形成した後、
例えば９００〜１０００℃で活性化のためのアニール処
理を行う。これが本発明の基板内に基板拡散層を選択的
に形成する工程に該当する。
” ドーズ量が例えば４Ｅ１５ｃｍ”２のイオン注
入より基板１内に基板拡散層４を選択的に形成した後、
例えば９００〜１０００℃で活性化のためのアニール処
理を行う。これが本発明の基板内に基板拡散層を選択的
に形成する工程に該当する。
次に、第１図（ｃ）に示すように、例えばＲＩＥ法によ
り絶縁膜３を選択的にエツチングした後、例えばＣＶＤ
法により全面に５ｉｎ２を堆積して膜厚が例えば２００
０人の層間絶縁膜５を形成する。
り絶縁膜３を選択的にエツチングした後、例えばＣＶＤ
法により全面に５ｉｎ２を堆積して膜厚が例えば２００
０人の層間絶縁膜５を形成する。
次いで、例えばＲＩＥ法により層間絶縁膜５を選択的に
エツチングして基板拡散Ｎ４上にコンタクトホール６を
形成する。この時、基板拡散層４が露出する。これが本
発明の、基板拡散層上にコンタクトホールを形成する工
程に該当する。
エツチングして基板拡散Ｎ４上にコンタクトホール６を
形成する。この時、基板拡散層４が露出する。これが本
発明の、基板拡散層上にコンタクトホールを形成する工
程に該当する。
次に、第１図（ｄ）に示すように、例えばＣＶＤ法によ
りポリＳｉを堆積してコンタクトホール６を介して基板
拡散層４とコンタクトを採るように膜厚が例えば１ｏｏ
ｏ人のポリシリコン膜７を形成する。これが本発明の、
コンタクトホールを介して基板拡散層とコンタクを採る
ようにポリシリコン膜を形成する工程に該当する。次い
で、例えば熱酸化法（ＣＶＤ法でもよい）によりポリシ
リコン膜７上に膜厚が例えば１００人の絶縁膜、２１を
形成する。絶縁膜２１は次の行程のイオン注入を行う際
の最適化を行う機能を有するものであるうえ、活性化ア
ニール処理を行う際に不純物が大気中に拡散するのを防
ぐ機能をも有するものである。
りポリＳｉを堆積してコンタクトホール６を介して基板
拡散層４とコンタクトを採るように膜厚が例えば１ｏｏ
ｏ人のポリシリコン膜７を形成する。これが本発明の、
コンタクトホールを介して基板拡散層とコンタクを採る
ようにポリシリコン膜を形成する工程に該当する。次い
で、例えば熱酸化法（ＣＶＤ法でもよい）によりポリシ
リコン膜７上に膜厚が例えば１００人の絶縁膜、２１を
形成する。絶縁膜２１は次の行程のイオン注入を行う際
の最適化を行う機能を有するものであるうえ、活性化ア
ニール処理を行う際に不純物が大気中に拡散するのを防
ぐ機能をも有するものである。
次に、第１図（ｅ）に示すように、不純物が例えばＰｏ
ドーズ量が例えば８Ｅ１５ｃｍ−２のイオン注入と
例えば９５０℃の活性化アニール処理とを行うことによ
りポリシリコン膜７が選択的にドープされる。これが本
発明のポリシリコン膜に不純物を選択的に導入した後、
ポリシリコン膜の活性化のためのアニール処理を行う工
程に該当する。
ドーズ量が例えば８Ｅ１５ｃｍ−２のイオン注入と
例えば９５０℃の活性化アニール処理とを行うことによ
りポリシリコン膜７が選択的にドープされる。これが本
発明のポリシリコン膜に不純物を選択的に導入した後、
ポリシリコン膜の活性化のためのアニール処理を行う工
程に該当する。
次に、第１図（「）に示すように、例えばＲＩＥ法によ
り絶縁膜２１を選択的に除去した後、例えばスパッタ法
によりポリシリコン膜７上にＴｉＳｉ２を堆積して膜厚
が２０００人の高融点メタルシリサイド層８を形成する
。これが本発明の、ポリシリコン膜上に高融点メタル層
または高融点メタルシリサイド層を形成する工程に該当
する。次いで、例えばＲＩＥ法により高融点メタルシリ
サイド層８及びポリシリコン膜７を選択的にエツチング
して配線１０を形成する。これが本発明のポリシリコン
膜と、高融点メタル層または高融点メタルシリサイド層
とを選択的にエツチングして配線を形成する工程に該当
する。そして、例えばＣＶＤ法により配線１０を覆うよ
うに５ｉｎ２を堆積して膜厚が例えば１０００人の絶縁
膜９を形成した後、高融点メタルシリサイド層８の低抵
抗化を行うために例えば９００℃のアニール処理を行う
ことにより、第１図（ｇ）に示すような構造の半導体装
置が完成する。ここでのアニール処理は、ポリシリコン
＋１９７の活性化を気にすることなく、（すでに活性化
は十分行われている）高融点メタルシリサイド層８の低
抵抗化を適宜行うように設定すればよい。
り絶縁膜２１を選択的に除去した後、例えばスパッタ法
によりポリシリコン膜７上にＴｉＳｉ２を堆積して膜厚
が２０００人の高融点メタルシリサイド層８を形成する
。これが本発明の、ポリシリコン膜上に高融点メタル層
または高融点メタルシリサイド層を形成する工程に該当
する。次いで、例えばＲＩＥ法により高融点メタルシリ
サイド層８及びポリシリコン膜７を選択的にエツチング
して配線１０を形成する。これが本発明のポリシリコン
膜と、高融点メタル層または高融点メタルシリサイド層
とを選択的にエツチングして配線を形成する工程に該当
する。そして、例えばＣＶＤ法により配線１０を覆うよ
うに５ｉｎ２を堆積して膜厚が例えば１０００人の絶縁
膜９を形成した後、高融点メタルシリサイド層８の低抵
抗化を行うために例えば９００℃のアニール処理を行う
ことにより、第１図（ｇ）に示すような構造の半導体装
置が完成する。ここでのアニール処理は、ポリシリコン
＋１９７の活性化を気にすることなく、（すでに活性化
は十分行われている）高融点メタルシリサイド層８の低
抵抗化を適宜行うように設定すればよい。
温度は低く、かつ時間は短い方が好ましい。これが本発
明の、配線の低抵抗化のためのアニール処理を行う工程
に該当する。
明の、配線の低抵抗化のためのアニール処理を行う工程
に該当する。
すなわち、上記実施例では、配線１０（特に高融点メタ
ルシリサイド層８）の低抵抗化アニール処理の温度（例
えば９００℃）がポリシリコン膜７の活性化アニール処
理の温度（例えば９５０℃）よりも低い温度で行うこと
ができ、従来のようにポリシリコン膜７の活性化アニー
ル処理と配線ｌＯの低抵抗化アニール処理を同時に行わ
ずに済んでおり、配線ＩＯの低抵抗化を低温でアニール
処理ができるとともに、ポリシリコン膜７の活性化アニ
ール処理を高温で十分行うことができる。したがって、
配線ｌＯのＶ、質の劣化をほとんどなくすことができる
うえ、配線ｌＯと基板拡散Ｎ４とのコンタクト抵抗の低
減化（従来１５０Ωμｍ２であったものが、７０Ωμｍ
２まで低減できる）を実現することができる。コンタク
ト抵抗の低減化が実現できるのは、配線１０の低抵抗化
を低温（時間は短い方が好ましい）でアニール処理がで
きるので、ポリシリコン膜７中の不純物が配線ｌＯを構
成する高融点メタルシリナイド層８中に再分布し難くな
ることによるものと考えられる。具体的には第２図に示
すように、ポリシリコン膜７と層間絶縁膜５の界面Ａを
通過する電流はポリシリコン膜７の抵抗が高い場合（電
流の分布はコンタクトホール６部分に集中する）に比較
し°ζ、コンタクトホール６部分だけでなく高融点メタ
ルシリサイド層８とポリシリコン膜７ａの界面に対して
垂直方向に均一に流れ易（なり、高融点メタルシリサイ
ド層８とポリシリコンｖ７のコンタクト抵抗は下がる。
ルシリサイド層８）の低抵抗化アニール処理の温度（例
えば９００℃）がポリシリコン膜７の活性化アニール処
理の温度（例えば９５０℃）よりも低い温度で行うこと
ができ、従来のようにポリシリコン膜７の活性化アニー
ル処理と配線ｌＯの低抵抗化アニール処理を同時に行わ
ずに済んでおり、配線ＩＯの低抵抗化を低温でアニール
処理ができるとともに、ポリシリコン膜７の活性化アニ
ール処理を高温で十分行うことができる。したがって、
配線ｌＯのＶ、質の劣化をほとんどなくすことができる
うえ、配線ｌＯと基板拡散Ｎ４とのコンタクト抵抗の低
減化（従来１５０Ωμｍ２であったものが、７０Ωμｍ
２まで低減できる）を実現することができる。コンタク
ト抵抗の低減化が実現できるのは、配線１０の低抵抗化
を低温（時間は短い方が好ましい）でアニール処理がで
きるので、ポリシリコン膜７中の不純物が配線ｌＯを構
成する高融点メタルシリナイド層８中に再分布し難くな
ることによるものと考えられる。具体的には第２図に示
すように、ポリシリコン膜７と層間絶縁膜５の界面Ａを
通過する電流はポリシリコン膜７の抵抗が高い場合（電
流の分布はコンタクトホール６部分に集中する）に比較
し°ζ、コンタクトホール６部分だけでなく高融点メタ
ルシリサイド層８とポリシリコン膜７ａの界面に対して
垂直方向に均一に流れ易（なり、高融点メタルシリサイ
ド層８とポリシリコンｖ７のコンタクト抵抗は下がる。
このため、高融点メタルシリサイド層８の低抵抗化アニ
ール処理は、ポリシリコン膜７の活性化アニール処理温
度より低い温度で、コンタクト抵抗を下げることができ
るのである。また、高融点メタルシリサイド層８の膜質
の劣化を抑えることができるのは、ポリシリコン膜７の
活性化アニール処理を行った後に高融点メタルシリサイ
ド層８を形成することができるので高温による膜質劣化
の影響が抑制されるからである。
ール処理は、ポリシリコン膜７の活性化アニール処理温
度より低い温度で、コンタクト抵抗を下げることができ
るのである。また、高融点メタルシリサイド層８の膜質
の劣化を抑えることができるのは、ポリシリコン膜７の
活性化アニール処理を行った後に高融点メタルシリサイ
ド層８を形成することができるので高温による膜質劣化
の影響が抑制されるからである。
なお、上記実施例では、半導体装置としてＮチャネルト
ランジスタを適用する場合を説明したが、本発明はこれ
に限定されるものではなく、ＣＭＯＳトランジスタのよ
うなＮチャネル、Ｐチャネル両方を採る構造の場合にも
適用することができる。具体的には、第１図（ｄ）に示
すものに、例えばＰ゛のイオン注入用のレジストパター
ンを形成してＰ゛のイオン注入を行った後、Ｐ゛イオン
注入用のレジストパターンを除去する。次いで、Ｎチャ
ネル用の活性化アニール処理を行い、例えばＢ゛のイオ
ン注入用のレジストパターンを形成してＢ゛のイオン注
入を行った後、Ｂ゛イオン注入用のレジストパターンを
除去する。次いで、第１図（ｆ）に示すように絶ｕＡ膜
２１を除去し、高融点メタルシリサイド層８を形成した
後、高融点メタルシリサイド層８及びポリシリコン膜７
を選択的に除去して配線ｌＯを形成する。そして、第１
図（ｇ）に示すように、絶縁膜９を形成した後、高融点
メタルシリサイド層８の低抵抗化アニール処理とＢ゛の
活性化アニール処理を行うことにより、ＣＭＯＳ）ラン
ジスタを形成することができる。
ランジスタを適用する場合を説明したが、本発明はこれ
に限定されるものではなく、ＣＭＯＳトランジスタのよ
うなＮチャネル、Ｐチャネル両方を採る構造の場合にも
適用することができる。具体的には、第１図（ｄ）に示
すものに、例えばＰ゛のイオン注入用のレジストパター
ンを形成してＰ゛のイオン注入を行った後、Ｐ゛イオン
注入用のレジストパターンを除去する。次いで、Ｎチャ
ネル用の活性化アニール処理を行い、例えばＢ゛のイオ
ン注入用のレジストパターンを形成してＢ゛のイオン注
入を行った後、Ｂ゛イオン注入用のレジストパターンを
除去する。次いで、第１図（ｆ）に示すように絶ｕＡ膜
２１を除去し、高融点メタルシリサイド層８を形成した
後、高融点メタルシリサイド層８及びポリシリコン膜７
を選択的に除去して配線ｌＯを形成する。そして、第１
図（ｇ）に示すように、絶縁膜９を形成した後、高融点
メタルシリサイド層８の低抵抗化アニール処理とＢ゛の
活性化アニール処理を行うことにより、ＣＭＯＳ）ラン
ジスタを形成することができる。
この場合、最初の活性化アニールはＮチャネル用の活性
化アニールであり、最後の活性化アニールはＰチャネル
用の活性化と高融点メタルシリサイド層８の低抵抗化の
両方を行うためのものである。
化アニールであり、最後の活性化アニールはＰチャネル
用の活性化と高融点メタルシリサイド層８の低抵抗化の
両方を行うためのものである。
両方同時に行うことができるのはＰチャネルの方はポリ
シリコン膜７の抵抗がそれ程、活性化アニール温度依存
性がないからである。
シリコン膜７の抵抗がそれ程、活性化アニール温度依存
性がないからである。
上記各実施例では、ポリシリコン膜７上に高融点メタル
シリサイド層８を形成したポリサイド構造について説明
したが、本発明はこれに限定されるものではなく、ポリ
シリコン膜７上に例えばＴｉ等の高融点メタル層を形成
した構造のポリサイド構造であってもよい。
シリサイド層８を形成したポリサイド構造について説明
したが、本発明はこれに限定されるものではなく、ポリ
シリコン膜７上に例えばＴｉ等の高融点メタル層を形成
した構造のポリサイド構造であってもよい。
本発明によれば、配線の膜質の劣化をほとんどなくすこ
とができるうえ、配線と基板拡散層とのコンタクト抵抗
の低減化を実現することができるという効果がある。
とができるうえ、配線と基板拡散層とのコンタクト抵抗
の低減化を実現することができるという効果がある。
５・・・・・・層間絶縁膜、
６・・・・・・コンタクトホール、
７・・・・・・ポリシリコン膜、
８・・・・・・高融点メタルシリサイ
９・・・・・・絶縁膜、
１０・・・・・・配線、
２１・・・・・・絶縁膜。
ド層、
第１図は本発明に係る半導体装置の製造方法の一実施例
を説明する図、 第２図は一実施例の効果を説明する図、第３図は従来の
半導体装置の製造方法の一例を説明する図である。 ｌ・・・・・・基板、 ２・・・・・・素子分離絶縁膜、 ３・・・・・・絶縁膜、 ４・・・・・・基板拡散層、 朗Ｉや田 第 凶
を説明する図、 第２図は一実施例の効果を説明する図、第３図は従来の
半導体装置の製造方法の一例を説明する図である。 ｌ・・・・・・基板、 ２・・・・・・素子分離絶縁膜、 ３・・・・・・絶縁膜、 ４・・・・・・基板拡散層、 朗Ｉや田 第 凶
Claims (1)
- 【特許請求の範囲】 基板内に基板拡散層を選択的に形成する工程と、前記基
板拡散層上にコンタクトホールを形成する工程と、 前記コンタクトホールを介して前記基板拡散層とコンタ
クトを採るようにポリシリコン膜を形成する工程と、 前記ポリシリコン膜に不純物を選択的に導入した後、前
記ポリシリコン膜の活性化のためのアニール処理を行う
工程と、 前記ポリシリコン膜上に高融点メタル層または高融点メ
タルシリサイド層を形成する工程と、前記ポリシリコン
膜と、前記高融点メタル層または前記高融点メタルシリ
サイド層とを選択的にエッチングして配線を形成する工
程と、 前記配線の低抵抗化のためのアニール処理を行う工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63146545A JP2675076B2 (ja) | 1988-06-14 | 1988-06-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63146545A JP2675076B2 (ja) | 1988-06-14 | 1988-06-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH022118A true JPH022118A (ja) | 1990-01-08 |
| JP2675076B2 JP2675076B2 (ja) | 1997-11-12 |
Family
ID=15410078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63146545A Expired - Fee Related JP2675076B2 (ja) | 1988-06-14 | 1988-06-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2675076B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5792710A (en) * | 1994-06-06 | 1998-08-11 | Nec Corporation | Method for selectively etching polycide layer |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5821820A (ja) * | 1981-07-31 | 1983-02-08 | Nec Corp | 半導体装置の製造方法 |
| JPS61501532A (ja) * | 1984-03-19 | 1986-07-24 | アメリカン テレフオン アンド テレグラフ カムパニ− | Ｖｌｓｉ ｃｍｏｓデバイスの製造法 |
| JPS6233466A (ja) * | 1985-08-07 | 1987-02-13 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS6240761A (ja) * | 1985-08-15 | 1987-02-21 | Toshiba Corp | 読み出し専用半導体記憶装置およびその製造方法 |
| JPS63281424A (ja) * | 1987-05-13 | 1988-11-17 | Toshiba Corp | ポリサイド電極の形成方法 |
-
1988
- 1988-06-14 JP JP63146545A patent/JP2675076B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5821820A (ja) * | 1981-07-31 | 1983-02-08 | Nec Corp | 半導体装置の製造方法 |
| JPS61501532A (ja) * | 1984-03-19 | 1986-07-24 | アメリカン テレフオン アンド テレグラフ カムパニ− | Ｖｌｓｉ ｃｍｏｓデバイスの製造法 |
| JPS6233466A (ja) * | 1985-08-07 | 1987-02-13 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS6240761A (ja) * | 1985-08-15 | 1987-02-21 | Toshiba Corp | 読み出し専用半導体記憶装置およびその製造方法 |
| JPS63281424A (ja) * | 1987-05-13 | 1988-11-17 | Toshiba Corp | ポリサイド電極の形成方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5792710A (en) * | 1994-06-06 | 1998-08-11 | Nec Corporation | Method for selectively etching polycide layer |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2675076B2 (ja) | 1997-11-12 |
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Legal Events
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|---|---|---|---|
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