JPS6072028A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JPS6072028A JPS6072028A JP17792983A JP17792983A JPS6072028A JP S6072028 A JPS6072028 A JP S6072028A JP 17792983 A JP17792983 A JP 17792983A JP 17792983 A JP17792983 A JP 17792983A JP S6072028 A JPS6072028 A JP S6072028A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はマイクロプログラム制御方式を採用しているデ
ータ処理装置に係り、特に高度の先回り制御を行うため
の専用の先行制御装置を有しているデータ処理装置に関
する。
ータ処理装置に係り、特に高度の先回り制御を行うため
の専用の先行制御装置を有しているデータ処理装置に関
する。
周知のように、専用の先行制御装置を有し、演算装置を
マイクロプログラムで制御するデータ処理装置において
は、オペラン１−アドレスのａＩ算、オペランドの先読
み等は先行制御装置で処理し、加減算、ストア等の実際
の演算はマイクロプログラム制御の演算装置で処理され
る。この演算装置の制御を司どるマイクロプログラムは
各命令毎に制御記憶装置上に用意され、命令毎にマイク
ロプログラムの最初の番地が先行制御装置から知らされ
る。演算装置はこの先行制御装置から知らされた番地以
後のマイクロプログラムを実行し、これによって一つの
命令処理が終わる。
マイクロプログラムで制御するデータ処理装置において
は、オペラン１−アドレスのａＩ算、オペランドの先読
み等は先行制御装置で処理し、加減算、ストア等の実際
の演算はマイクロプログラム制御の演算装置で処理され
る。この演算装置の制御を司どるマイクロプログラムは
各命令毎に制御記憶装置上に用意され、命令毎にマイク
ロプログラムの最初の番地が先行制御装置から知らされ
る。演算装置はこの先行制御装置から知らされた番地以
後のマイクロプログラムを実行し、これによって一つの
命令処理が終わる。
ところで、命令によっては成る条件をテストし、その結
果によって以後の処理がいくつかに分かれる場合がある
。このような場合、従来は先行制御装置が指定した命令
と１対１に対応する制御記憶アドレスから始まるマイク
ロプログラムが各種の条件をテストし、それ以後の処理
をすべて実行していたために、演算装置でのマイクロプ
ログラムの実行ステップ数が増し、性能低下の一因とな
っていた。
果によって以後の処理がいくつかに分かれる場合がある
。このような場合、従来は先行制御装置が指定した命令
と１対１に対応する制御記憶アドレスから始まるマイク
ロプログラムが各種の条件をテストし、それ以後の処理
をすべて実行していたために、演算装置でのマイクロプ
ログラムの実行ステップ数が増し、性能低下の一因とな
っていた。
本発明の目的は、各命令処理で必要となるマイクロプロ
グラムの実行ステップ数を減らし、性能の向上を図った
データ処理装置を提供することにある。
グラムの実行ステップ数を減らし、性能の向上を図った
データ処理装置を提供することにある。
上記目的を達成するために、本発明では先行制御装置の
ハードウェア・ロジックで命令の条件テストを行い、そ
の結果を複数バンクからなる制御記憶装置を制御する制
御記憶制御装置に伝え、さらにそのテスト結果を複数バ
ンクの内、一つのバンクを選択する手段に反映すること
により、一つの命令に複数の第１サイクルマイ−クロプ
ログラムを割当て、テスト結果に従って処理すべき各マ
イクロプログラムに直接１対ｌに対応づけようとするも
のである。
ハードウェア・ロジックで命令の条件テストを行い、そ
の結果を複数バンクからなる制御記憶装置を制御する制
御記憶制御装置に伝え、さらにそのテスト結果を複数バ
ンクの内、一つのバンクを選択する手段に反映すること
により、一つの命令に複数の第１サイクルマイ−クロプ
ログラムを割当て、テスト結果に従って処理すべき各マ
イクロプログラムに直接１対ｌに対応づけようとするも
のである。
第１図は本発明で対象とするデータ処理装置の概略構成
を示したものである。図において、制御記憶装置１は複
数バンクからなり、演算装置３を制御するマイクロプロ
グラムを格納している。制御記憶制御装置２は制御記憶
装置１の読出しアドレス及びバンクを制御する。演算装
置３は制御記憶装置１から読出されるマイクロプログラ
ムの制御のもとに命令の実際の演算（加減算等）を司ど
り、先行制御装置４へ汎用レジスタ書込データ、記憶装
置５へはメモリ書込みデータを送る。先行制御装置４は
記憶装置５からの命令の読出し、そのデコード、オペラ
ンドアドレスの計算、記憶装置５からのオペランドの先
読み等を司どる。上記演算装置３は該制御記憶制御装置
２を通して与えられるマイクロプログラムの制御のもと
に先行制御装置４によるオペランドの先読み以降の処理
を行う。
を示したものである。図において、制御記憶装置１は複
数バンクからなり、演算装置３を制御するマイクロプロ
グラムを格納している。制御記憶制御装置２は制御記憶
装置１の読出しアドレス及びバンクを制御する。演算装
置３は制御記憶装置１から読出されるマイクロプログラ
ムの制御のもとに命令の実際の演算（加減算等）を司ど
り、先行制御装置４へ汎用レジスタ書込データ、記憶装
置５へはメモリ書込みデータを送る。先行制御装置４は
記憶装置５からの命令の読出し、そのデコード、オペラ
ンドアドレスの計算、記憶装置５からのオペランドの先
読み等を司どる。上記演算装置３は該制御記憶制御装置
２を通して与えられるマイクロプログラムの制御のもと
に先行制御装置４によるオペランドの先読み以降の処理
を行う。
この演算装置３を制御するマイクロプログラムは制御記
憶装置１上に命令毎に用意されており、その最初の読出
しアドレス及びバンクは先行制御装置４から制御記憶制
御装置２に知らされる。記憶装置５は命令及びデータを
格納するものである。
憶装置１上に命令毎に用意されており、その最初の読出
しアドレス及びバンクは先行制御装置４から制御記憶制
御装置２に知らされる。記憶装置５は命令及びデータを
格納するものである。
チャネル６は先行制御装置４から入出力命令を受取ると
、以後先行制御装置４、演算装置３などの動作とは独立
に記憶装置５と入出力装置（図示せず）間のデータ転送
を司どる。
、以後先行制御装置４、演算装置３などの動作とは独立
に記憶装置５と入出力装置（図示せず）間のデータ転送
を司どる。
第２図は本発明の一実施例であり、第１図の先行制御装
置４に対応する部分を詳細に示した図である。図におい
て、２０は命令バッファ、２１は命令レジスタ、２２は
命令キー、２３は制御記憶バンク発生器、２４は汎用レ
ジスタのアドレス制御器、２５は汎用レジスタ（ＧＰＲ
）、２６は３人カアドレス加算器、２７はオペランドア
ドレスレジスタ、２８は命令アドレスレジスタ、２９は
２人力のアドレス加算器である。５０は記憶装置からの
読出しデータが乗る信号線、５１は演算装置３からの汎
用レジスタ書込みアドレスが乗る信号線、５２は演算装
置３からの汎用レジスタ書込みデータが乗る信号線、５
３は演算装置３へ処理される命令のオペレーションコー
ドを送る信号線である。５４は記憶装置５ヘオペランド
の読出し、書込みアドレスを送る信号線、５５は記憶装
置５へ命令の読出しアドレスを送る信号線である。６０
は命令キュー２２の出力（命令の前半２バイト）が乗る
信号線、６１はオペランドアドレスレジスタ２７の出力
の下３ビット（ＢＣ）が乗る信号線である。
置４に対応する部分を詳細に示した図である。図におい
て、２０は命令バッファ、２１は命令レジスタ、２２は
命令キー、２３は制御記憶バンク発生器、２４は汎用レ
ジスタのアドレス制御器、２５は汎用レジスタ（ＧＰＲ
）、２６は３人カアドレス加算器、２７はオペランドア
ドレスレジスタ、２８は命令アドレスレジスタ、２９は
２人力のアドレス加算器である。５０は記憶装置からの
読出しデータが乗る信号線、５１は演算装置３からの汎
用レジスタ書込みアドレスが乗る信号線、５２は演算装
置３からの汎用レジスタ書込みデータが乗る信号線、５
３は演算装置３へ処理される命令のオペレーションコー
ドを送る信号線である。５４は記憶装置５ヘオペランド
の読出し、書込みアドレスを送る信号線、５５は記憶装
置５へ命令の読出しアドレスを送る信号線である。６０
は命令キュー２２の出力（命令の前半２バイト）が乗る
信号線、６１はオペランドアドレスレジスタ２７の出力
の下３ビット（ＢＣ）が乗る信号線である。
命令は命令アドレスレジスタ２８で指定されたアドレス
を信号線５５を通して記憶装置５に送ることにより、記
憶装置５から読出され、信号線５０を通して命令バッフ
ァ２０にセットされる。
を信号線５５を通して記憶装置５に送ることにより、記
憶装置５から読出され、信号線５０を通して命令バッフ
ァ２０にセットされる。
命令バッファ２０にセットされた命令は、順次。
命令レジスタ２１へ切出される。命令レジスタ２１に命
令がセラ１−されると、命令の種類により必要に応じて
アドレス制御器２４に命令レジスタ２１のレジスタ番号
部を送り、該当汎用レジスタ２５からその内容を読出す
。この汎用レジスタ２５の出力と命令レジスタ２１のデ
ィスプレースメント部をアドレスレジスタ２６に入力す
ることによりオペランドアドレスが計算され、その結果
はオペランドアドレスレジスタ２７にセットされる。そ
の後、オペランドアドレスレジスタ２７の出力を信号線
５４を通して記憶装置５へ送ることによりオペランドの
先読みアドレスを指定する。
令がセラ１−されると、命令の種類により必要に応じて
アドレス制御器２４に命令レジスタ２１のレジスタ番号
部を送り、該当汎用レジスタ２５からその内容を読出す
。この汎用レジスタ２５の出力と命令レジスタ２１のデ
ィスプレースメント部をアドレスレジスタ２６に入力す
ることによりオペランドアドレスが計算され、その結果
はオペランドアドレスレジスタ２７にセットされる。そ
の後、オペランドアドレスレジスタ２７の出力を信号線
５４を通して記憶装置５へ送ることによりオペランドの
先読みアドレスを指定する。
命令レジスタ２１の前半２バイトは命令キュー２２ヘセ
ツトされ、順次、信号線５３を介して演 。
ツトされ、順次、信号線５３を介して演 。
算装置３へ送られる。アドレス加算器２９はオペランド
アドレスレジスタ２７、命令アドレスレジスタ２８の内
容更新に使用される。一方、制御記憶バンク発生器２３
では制御記憶アドレス及びバンク制御ピクトが生成され
、それぞれ信号線１０．１１を通して制御記憶制御装置
２へ送られる。制御記憶制御装置２は該制御記憶アドレ
ス及びパン制御ビットで規定された一連のマイクロプロ
グラムを制御記憶装置１から読出し、これを演算装置３
で実行することにより、一つの命令処理が終る・ところ
で、命令には種々の形式があり、本発明はそれぞれの命
令形式に対して適用可能であるが、便宜上、以下ではＲ
Ｘ形式のＳ ｔｏｒｅ命令（以後、ＳＴ命令と略す）と
Ｒ８形式のＬ ｏａｄ Ｍ ｕｌｔｉｐｌｅ命令（以後
、ＬＭ全命令略す）を取上げて、従来方式と本発明との
処理の相違を説明するとと＼する。
アドレスレジスタ２７、命令アドレスレジスタ２８の内
容更新に使用される。一方、制御記憶バンク発生器２３
では制御記憶アドレス及びバンク制御ピクトが生成され
、それぞれ信号線１０．１１を通して制御記憶制御装置
２へ送られる。制御記憶制御装置２は該制御記憶アドレ
ス及びパン制御ビットで規定された一連のマイクロプロ
グラムを制御記憶装置１から読出し、これを演算装置３
で実行することにより、一つの命令処理が終る・ところ
で、命令には種々の形式があり、本発明はそれぞれの命
令形式に対して適用可能であるが、便宜上、以下ではＲ
Ｘ形式のＳ ｔｏｒｅ命令（以後、ＳＴ命令と略す）と
Ｒ８形式のＬ ｏａｄ Ｍ ｕｌｔｉｐｌｅ命令（以後
、ＬＭ全命令略す）を取上げて、従来方式と本発明との
処理の相違を説明するとと＼する。
ＳＴ命令は第４図＜ａ）のＲＸ形式をとり、第１オペラ
ンドアドレスＲ１により指定された汎用レジスタ （Ｇ
Ｐ Ｒ）の内容を（Ｘ２）＋ （Ｂ２）＋Ｄ２の第２
オペランドアドレスで指定された記憶装置内の番地に格
納する命令である。又、ＬＭ全命令第４図（ｂ）のＲ８
形式をとり、第１オペランドアドレスＲ１により指定さ
れた汎用レジスタ（Ｇ Ｐ Ｒ）から始まり第３オペラ
ンドアドレスＲ３により指定されたＧＰＲまで、記憶装
置のデータを各ＧＰＲにセットする命令である。ＧＰＲ
ヘセットする最初のデータの記憶装置上のアドレスは（
Ｂ２）＋Ｄ２の第２オペランドアドレスで示される。
ンドアドレスＲ１により指定された汎用レジスタ （Ｇ
Ｐ Ｒ）の内容を（Ｘ２）＋ （Ｂ２）＋Ｄ２の第２
オペランドアドレスで指定された記憶装置内の番地に格
納する命令である。又、ＬＭ全命令第４図（ｂ）のＲ８
形式をとり、第１オペランドアドレスＲ１により指定さ
れた汎用レジスタ（Ｇ Ｐ Ｒ）から始まり第３オペラ
ンドアドレスＲ３により指定されたＧＰＲまで、記憶装
置のデータを各ＧＰＲにセットする命令である。ＧＰＲ
ヘセットする最初のデータの記憶装置上のアドレスは（
Ｂ２）＋Ｄ２の第２オペランドアドレスで示される。
はじめＳＴ命令の従来の処理について説明する。
ＳＴ命令が読出されると、先行制御装置４は（Ｘ２）
＋（Ｂ２） ＋Ｄ２のアドレス計算を行なった後、ＳＴ
命令のオペレーションコード（ｏ ｐ）で定まる制御記
憶アドレスを制御記憶制御装置２に知らせ、該オペレー
ションコード、Ｒ１フィールドなどを演算装置３に送る
。以後、制御記憶制御装置２は上記制御記憶アドレスか
ら始まるマイクロプログラムを制御記憶装置ｌがら読出
し、このマイクロプログラムの制御のもとに、演算装置
３がＳＴ命令で必要とする処理を実行する。第５図は該
演算装置３が実行する処理のフローチャートである。す
なわち、一般に記憶装置の書込み巾は８バイトであるた
め、ステップ１０１で書込みデータが８バイト境界を越
えるが／越えないがをテスト（ＢＣ＜５）Ｌ、その結果
によって以後の処理がステップ１０２〜１’０４又はス
テップ１０５に分かれる。
＋（Ｂ２） ＋Ｄ２のアドレス計算を行なった後、ＳＴ
命令のオペレーションコード（ｏ ｐ）で定まる制御記
憶アドレスを制御記憶制御装置２に知らせ、該オペレー
ションコード、Ｒ１フィールドなどを演算装置３に送る
。以後、制御記憶制御装置２は上記制御記憶アドレスか
ら始まるマイクロプログラムを制御記憶装置ｌがら読出
し、このマイクロプログラムの制御のもとに、演算装置
３がＳＴ命令で必要とする処理を実行する。第５図は該
演算装置３が実行する処理のフローチャートである。す
なわち、一般に記憶装置の書込み巾は８バイトであるた
め、ステップ１０１で書込みデータが８バイト境界を越
えるが／越えないがをテスト（ＢＣ＜５）Ｌ、その結果
によって以後の処理がステップ１０２〜１’０４又はス
テップ１０５に分かれる。
次にＬＭ全命令従来の処理について説明する。
ＬＭ全命令読出されると、先行制御装置４は（Ｂ２）＋
Ｄ２の第２オペランドアドレスの計算を行い、ＧＰＲヘ
セットする最初のデータの先読みを行っり後、ＬＭ全命
令オペレーションコード（ＯＰ）で定まる制御記憶アド
レスを制御記憶制御装置２に知らせ、該オペレーション
コード、Ｒ１、Ｒ３フィールドを演算装置３に送る。以
後は上記制御記憶アドレスから始まるマイクロプログラ
ムの制御のもとに、演算装置３がＬＭ全命令処理を実行
する。第６図はその処理のフローチャートである。すな
わち一般に記憶装置の書込み／続出しは８バイト単位で
行なわれ、それに対してＧＰＲの書込み／続出し単位は
４バイトであるためステップ２０１．２０２でＲ１とＲ
３、Ｒ１＋１とＲ３の条件テストを行い、その結果によ
り以後の処理がステップ２０３〜２１１又はステップ２
１２又はステップ２１３に分れる。
Ｄ２の第２オペランドアドレスの計算を行い、ＧＰＲヘ
セットする最初のデータの先読みを行っり後、ＬＭ全命
令オペレーションコード（ＯＰ）で定まる制御記憶アド
レスを制御記憶制御装置２に知らせ、該オペレーション
コード、Ｒ１、Ｒ３フィールドを演算装置３に送る。以
後は上記制御記憶アドレスから始まるマイクロプログラ
ムの制御のもとに、演算装置３がＬＭ全命令処理を実行
する。第６図はその処理のフローチャートである。すな
わち一般に記憶装置の書込み／続出しは８バイト単位で
行なわれ、それに対してＧＰＲの書込み／続出し単位は
４バイトであるためステップ２０１．２０２でＲ１とＲ
３、Ｒ１＋１とＲ３の条件テストを行い、その結果によ
り以後の処理がステップ２０３〜２１１又はステップ２
１２又はステップ２１３に分れる。
さて、本発明は命令が読出された際に、該命令で必要と
する所定の条件テストを予め先行制御装置によりハード
ウェアロジックで行い、そのテスト結果を複数バンクか
らなる制御記憶装置のバンク選択に反映させることによ
り、一つの命令に対して複数の第１サイクルマイクロプ
ログラムを割当て＼、演算装置で各命令の処理に必要と
するマイクロプログラムの実行ステップ数を減らすこと
にある。
する所定の条件テストを予め先行制御装置によりハード
ウェアロジックで行い、そのテスト結果を複数バンクか
らなる制御記憶装置のバンク選択に反映させることによ
り、一つの命令に対して複数の第１サイクルマイクロプ
ログラムを割当て＼、演算装置で各命令の処理に必要と
するマイクロプログラムの実行ステップ数を減らすこと
にある。
第７図は本発明を適用した場合の第５図に対応するフロ
ーチャートであり、第８図は同じく本発明を適用した場
合の第６図に対応するフローチャー１〜である。すなわ
ち、第７図では第５図の条件テスト・ステップ１０１が
なく、第８図では第６図の条件テスト・ステップ２０１
．２０２がない。
ーチャートであり、第８図は同じく本発明を適用した場
合の第６図に対応するフローチャー１〜である。すなわ
ち、第７図では第５図の条件テスト・ステップ１０１が
なく、第８図では第６図の条件テスト・ステップ２０１
．２０２がない。
第２図の先行制御装置の構成において、前記命令で必要
とする条件テストを予め行うハードウェアロジックが制
御記憶バンク発生器２３である。
とする条件テストを予め行うハードウェアロジックが制
御記憶バンク発生器２３である。
即ち、制御記憶バンク発生器２３は命令キュー２２の出
力（命令の前半２バイト）を信号線６０を通じて入力す
ると共に、信号線６１を介してオペランドアドレスレジ
スタ２７の出力の下３ビット（Ｂ Ｃ）を人力し、更に
オプション指定などの他の条件を信号線６２を通して入
力することにより、一つの命令に対して複数の第１サイ
クルマイクロプログラムを割当てることを可能にしたも
のである。
力（命令の前半２バイト）を信号線６０を通じて入力す
ると共に、信号線６１を介してオペランドアドレスレジ
スタ２７の出力の下３ビット（Ｂ Ｃ）を人力し、更に
オプション指定などの他の条件を信号線６２を通して入
力することにより、一つの命令に対して複数の第１サイ
クルマイクロプログラムを割当てることを可能にしたも
のである。
第３図は第２図の制御記憶バンク発生器２３、第１図の
制御記憶制御装置２及び制御装置１をより詳細に示した
図であり、特に制御記憶バンク発生器は先のＳＴ命令、
Ｌ Ｍ命令に適用可能なハードウェアロジックの例を示
したものである。
制御記憶制御装置２及び制御装置１をより詳細に示した
図であり、特に制御記憶バンク発生器は先のＳＴ命令、
Ｌ Ｍ命令に適用可能なハードウェアロジックの例を示
したものである。
第３図において、３０は４ピツ１〜比較器、３１は３人
力の４ビツト比較器、３２は３ピッ１−比較器、３３は
デコーダ、３４は選択器であり、先行制御装置４内の制
御記憶バンク発生器２３に具備されるものである。また
、４０はマイクロプログラムが格納されている制御記憶
装置（Ｃ３）１の読出しアドレスが入る（Ｔ、Ｓアドレ
スレジスタ、４１は選択器３４の出力結果即ちバンク選
択信号が入るレジスタ （この例では２ビツト構成とな
ってい）、４２はデコーダであり、制御記憶制御装置２
に具備されるものである。４３〜４６は制御記憶装置】
のバンク群であり、こＮではバンク０、バンク２および
バンク３の４バンク構成をとっている。４７は選択さ才
したマイクロプログラム（マイクロ命令）が入る制御記
憶データレジスタである。
力の４ビツト比較器、３２は３ピッ１−比較器、３３は
デコーダ、３４は選択器であり、先行制御装置４内の制
御記憶バンク発生器２３に具備されるものである。また
、４０はマイクロプログラムが格納されている制御記憶
装置（Ｃ３）１の読出しアドレスが入る（Ｔ、Ｓアドレ
スレジスタ、４１は選択器３４の出力結果即ちバンク選
択信号が入るレジスタ （この例では２ビツト構成とな
ってい）、４２はデコーダであり、制御記憶制御装置２
に具備されるものである。４３〜４６は制御記憶装置】
のバンク群であり、こＮではバンク０、バンク２および
バンク３の４バンク構成をとっている。４７は選択さ才
したマイクロプログラム（マイクロ命令）が入る制御記
憶データレジスタである。
６００は命令の前半１バイトすなわちオペレーションコ
ード部が乗る信号線、６０１は次の１バイトの前半４ビ
ツトが乗る信号線、６０２は後半４ピッ１−が乗る信号
線で、これらの信号線６００．６０１．６０２は第２図
の命令キュー出力信号線６０に相当する。６１は第２図
のオペランドアドレスレジスタ２７の出力の下３ビット
（ＢＣ）が乗る信号線である。８ｏはデコーダ３３の出
方が乗る信号線で、信号線８１〜８３の信号を選択する
制御信号線である。８１は比較器３ｏの比較結果を、８
２は比較器３１の比較結果を、８３は比較器３２の比較
結果をそれぞれ示す信号線である。
ード部が乗る信号線、６０１は次の１バイトの前半４ビ
ツトが乗る信号線、６０２は後半４ピッ１−が乗る信号
線で、これらの信号線６００．６０１．６０２は第２図
の命令キュー出力信号線６０に相当する。６１は第２図
のオペランドアドレスレジスタ２７の出力の下３ビット
（ＢＣ）が乗る信号線である。８ｏはデコーダ３３の出
方が乗る信号線で、信号線８１〜８３の信号を選択する
制御信号線である。８１は比較器３ｏの比較結果を、８
２は比較器３１の比較結果を、８３は比較器３２の比較
結果をそれぞれ示す信号線である。
９０．９１は選択器３４の結果をバンク選択レジスタ４
１に伝える信号線であり。第２図のバンク制御ビット出
力信号線１１に相当する。９２〜９５は制御記憶バンク
４３〜４６の出力を選択するために、バンク選択レジス
タ４１の出力がデコーダ４２でデコードされた結果を伝
える信号線である。例えばデコード結果が１１０ Ｈの
ときバンク０のマイクロプログラムが選択され、以下同
様にデコード結果がｔｔ １ ｕ、１１２ Ｈあるいは
ｒｒ ３ ′ｌのときバンク１．２あるいは３のマイク
ロプログラムが選択される。
１に伝える信号線であり。第２図のバンク制御ビット出
力信号線１１に相当する。９２〜９５は制御記憶バンク
４３〜４６の出力を選択するために、バンク選択レジス
タ４１の出力がデコーダ４２でデコードされた結果を伝
える信号線である。例えばデコード結果が１１０ Ｈの
ときバンク０のマイクロプログラムが選択され、以下同
様にデコード結果がｔｔ １ ｕ、１１２ Ｈあるいは
ｒｒ ３ ′ｌのときバンク１．２あるいは３のマイク
ロプログラムが選択される。
今、信号線６１にオペランドアドレスの下３ビットを乗
せると、比較器３２は該下３ピッ１−の値と一定値ｉｔ
５３＋の大小テストを行い、その結果が信号線８３に
現われる。これは第５図のステップ１０１で示すＳＴ命
令の条件テストに関係するものである。ＳＴ命令を示す
オペレーションコードが信号線６００に乗り、これがデ
コーダ３３でデコードされると、信号線８３は選択器３
４で選択され、バンク選択レジスタ４Ｊに入力される。
せると、比較器３２は該下３ピッ１−の値と一定値ｉｔ
５３＋の大小テストを行い、その結果が信号線８３に
現われる。これは第５図のステップ１０１で示すＳＴ命
令の条件テストに関係するものである。ＳＴ命令を示す
オペレーションコードが信号線６００に乗り、これがデ
コーダ３３でデコードされると、信号線８３は選択器３
４で選択され、バンク選択レジスタ４Ｊに入力される。
制御記憶アドレスレジスタ４０には信号線６００、信号
線１０を通して命令のオペレーションコートが制御記憶
アドレスとして直接与えられ、制御記憶バンク４３〜４
６を同時にアクセスし、各バンク毎にマイクロプログラ
ムが読出される。信号線８３の１１１ Ｈ結果をバンク
選択１ノジスタ４１の下位１ビツト又は上位１ピッ１−
に反映させることは自由であり、下位１ビツトのみに反
映すると、デコーダ４２の出力は信号線９３がＯＮとな
り、バンク４４のマイクロプログラムが選択されて制御
記憶データレジスタ４７にセットされる。同様に上位】
ビットのみに反映すると、デコーダ４２の出力は信号線
９４がＯＮとなり、バンク４５のマイクロプログラムが
選択され制御記憶データレジスタ４７にセットされる。
線１０を通して命令のオペレーションコートが制御記憶
アドレスとして直接与えられ、制御記憶バンク４３〜４
６を同時にアクセスし、各バンク毎にマイクロプログラ
ムが読出される。信号線８３の１１１ Ｈ結果をバンク
選択１ノジスタ４１の下位１ビツト又は上位１ピッ１−
に反映させることは自由であり、下位１ビツトのみに反
映すると、デコーダ４２の出力は信号線９３がＯＮとな
り、バンク４４のマイクロプログラムが選択されて制御
記憶データレジスタ４７にセットされる。同様に上位】
ビットのみに反映すると、デコーダ４２の出力は信号線
９４がＯＮとなり、バンク４５のマイクロプログラムが
選択され制御記憶データレジスタ４７にセットされる。
信号線８３の” ｏ ”結果はバンク選択レジスタ４１
をｌ／ ＯＯ′４とするようにしておけば、デコーダ４
２の出力は信号線９２がオンとなり、結果としてバンク
４３のマイクロプログラムが制御記憶データレジスタ４
７にセソ１−される。こ＼で信号４！８３がｒｒ Ｉ
ｍであると第７図のステップ１０５に対応するバンクを
、信号線８３が′０″であると第７図のスナップ１０２
に対応するように選択器３４を作成すればよい。
をｌ／ ＯＯ′４とするようにしておけば、デコーダ４
２の出力は信号線９２がオンとなり、結果としてバンク
４３のマイクロプログラムが制御記憶データレジスタ４
７にセソ１−される。こ＼で信号４！８３がｒｒ Ｉ
ｍであると第７図のステップ１０５に対応するバンクを
、信号線８３が′０″であると第７図のスナップ１０２
に対応するように選択器３４を作成すればよい。
次に信号１６０１に命令のＲ１フィルードを乗せ、信号
線６０２にＲ３フィールドを乗せると、比較器３０はＲ
１＝Ｒ３のテスト、比較器３１はＲ］、＋１＝Ｒ３のテ
ストを行い、その結果が信号線８１．８２に現われる。
線６０２にＲ３フィールドを乗せると、比較器３０はＲ
１＝Ｒ３のテスト、比較器３１はＲ］、＋１＝Ｒ３のテ
ストを行い、その結果が信号線８１．８２に現われる。
これは第６図のＬ Ｍ命令の条件テストに関係するもの
である。ＬＭ全命令示すオペレーションコードが信号線
６００に乗り、これがデコーダ３３でデコードされるこ
とにより、信号線８１．８２は選択器３４で選択され。
である。ＬＭ全命令示すオペレーションコードが信号線
６００に乗り、これがデコーダ３３でデコードされるこ
とにより、信号線８１．８２は選択器３４で選択され。
信号線９０．９１を通してバンク選択レジスタ４１に入
力される。このバンク選択レジスタ４１は。
力される。このバンク選択レジスタ４１は。
ＬＭの場合、信号線８１がｒｒ １ ｎ、信号線８２が
ＬＬ ＯＩ＋であると第８図のステップ２１２に対応す
る制御記憶バンクを、信号線８１が１１０ Ｂ、信号線
８２がＩ″のときステップ２１３に対応する制御記憶バ
ンクを、信号線８１．８２がともにｒ Ｏｙ″のときス
テップ２０３に対応する制御記憶バンクを選択するよう
にすればよい。
ＬＬ ＯＩ＋であると第８図のステップ２１２に対応す
る制御記憶バンクを、信号線８１が１１０ Ｂ、信号線
８２がＩ″のときステップ２１３に対応する制御記憶バ
ンクを、信号線８１．８２がともにｒ Ｏｙ″のときス
テップ２０３に対応する制御記憶バンクを選択するよう
にすればよい。
なお第３図に示した３０〜３２のようなハードウェアロ
ジック及び４３〜４６のよ′うな制御記憶バンク数を、
適用する命令の種類により適当数に拡張することは任意
であり、又、それは容易に可能である。
ジック及び４３〜４６のよ′うな制御記憶バンク数を、
適用する命令の種類により適当数に拡張することは任意
であり、又、それは容易に可能である。
以上説明したごとく本発明によれば、１命令に対し、そ
の命令の処理の１部を先行制御装置にて命令処理前に予
め実行し、その結果を命令処理の第１サイクル目の制御
記憶バンク選択に反映することを可能としたことにより
、マイクロプログラムの実行ステップ数が減少するため
性能が改善され、又、マイクロプログラムのテストを減
らすことができるのでマイクロ命令のビット数をへらす
ことが可能となる。
の命令の処理の１部を先行制御装置にて命令処理前に予
め実行し、その結果を命令処理の第１サイクル目の制御
記憶バンク選択に反映することを可能としたことにより
、マイクロプログラムの実行ステップ数が減少するため
性能が改善され、又、マイクロプログラムのテストを減
らすことができるのでマイクロ命令のビット数をへらす
ことが可能となる。
第１図は本発明で対象とするデータ処理装置の概略ブロ
ック図、第２図は本発明の一実施例で第１図の先行制御
装置に対する部分の詳細図、第３図は本発明の中心をな
す制御記憶バンク発生器と制御記憶制御装置と制御記憶
装置の関係を示す同第４図は命令形式の一例を示す図、
第５図はＳＴ命令の従来の処理フローを示す図、第６図
はＬＭ全命令従来の処理フローを示す図、第７図はＳＴ
命令の本発明の処理フローを示す図、第８図はＬＭ全命
令本発明の処理フローを示す図である。 １・・・制御記憶装置、 ２・・制御記憶制御装置、３
・・・演算装置、 ４・・・先行制御装置、 ５・・・
記憶装置、２３・・制御記憶バンク発生器、２７・・・
オペランドアドレスレジスタ、３４・・・選択器、４３
〜４６・・・制御記憶バンク。 第３図 一一一１．ｌ 二χ専禾ｌり″ 第４図 第５図 第６凶 第７図
ック図、第２図は本発明の一実施例で第１図の先行制御
装置に対する部分の詳細図、第３図は本発明の中心をな
す制御記憶バンク発生器と制御記憶制御装置と制御記憶
装置の関係を示す同第４図は命令形式の一例を示す図、
第５図はＳＴ命令の従来の処理フローを示す図、第６図
はＬＭ全命令従来の処理フローを示す図、第７図はＳＴ
命令の本発明の処理フローを示す図、第８図はＬＭ全命
令本発明の処理フローを示す図である。 １・・・制御記憶装置、 ２・・制御記憶制御装置、３
・・・演算装置、 ４・・・先行制御装置、 ５・・・
記憶装置、２３・・制御記憶バンク発生器、２７・・・
オペランドアドレスレジスタ、３４・・・選択器、４３
〜４６・・・制御記憶バンク。 第３図 一一一１．ｌ 二χ専禾ｌり″ 第４図 第５図 第６凶 第７図
Claims (1)
- （１）命令及びデータを格納する記憶装置、該記憶装置
から命令を読出し、デコード、オペランドアドレスの計
算、オペランドの先読み等を行う先行制御装置、マイク
ロプログラムを格納する制御記憶装置、該制御記憶装置
の読出しを制御する制御記憶制御装置、前記制御記憶装
置から読出されるマイクロプログラムの制御のもとに前
記先行制御装置から指定される命令の演算を処理する演
算装置を具備するデータ処理装置において、前記制御記
憶装置を複数バンク構成とし、その複数バンクを用いて
一つの命令に複数のマイクロプロクラムを割当てると共
に、命令のオペレーションコード、命令のオペランドア
ドレス、命令のデコード結果、命令に付随する情報等を
入力として所定のテストを行うハードウェアロジックを
前記先行制御装置に設け、前記テスト結果により、一つ
の命令に対して前記制御記憶装置から読出される複数の
マイクロプログラムのうちの一つを選択することを特徴
とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17792983A JPS6072028A (ja) | 1983-09-28 | 1983-09-28 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17792983A JPS6072028A (ja) | 1983-09-28 | 1983-09-28 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6072028A true JPS6072028A (ja) | 1985-04-24 |
Family
ID=16039533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17792983A Pending JPS6072028A (ja) | 1983-09-28 | 1983-09-28 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6072028A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5617438A (en) * | 1979-07-24 | 1981-02-19 | Nec Corp | Program sequencer |
| JPS56140445A (en) * | 1980-04-01 | 1981-11-02 | Hitachi Ltd | Information processing device |
| JPS5736346A (ja) * | 1980-08-12 | 1982-02-27 | Nippon Telegr & Teleph Corp <Ntt> | Maikuropuroguramuseigyohoshiki |
| JPS57168345A (en) * | 1981-04-09 | 1982-10-16 | Hitachi Ltd | Data processing device |
| JPS57196354A (en) * | 1981-05-28 | 1982-12-02 | Fujitsu Ltd | Microprogram control system |
-
1983
- 1983-09-28 JP JP17792983A patent/JPS6072028A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5617438A (en) * | 1979-07-24 | 1981-02-19 | Nec Corp | Program sequencer |
| JPS56140445A (en) * | 1980-04-01 | 1981-11-02 | Hitachi Ltd | Information processing device |
| JPS5736346A (ja) * | 1980-08-12 | 1982-02-27 | Nippon Telegr & Teleph Corp <Ntt> | Maikuropuroguramuseigyohoshiki |
| JPS57168345A (en) * | 1981-04-09 | 1982-10-16 | Hitachi Ltd | Data processing device |
| JPS57196354A (en) * | 1981-05-28 | 1982-12-02 | Fujitsu Ltd | Microprogram control system |
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