JPS6072047A - バスデ−タチェック方式 - Google Patents
バスデ−タチェック方式Info
- Publication number
- JPS6072047A JPS6072047A JP58179716A JP17971683A JPS6072047A JP S6072047 A JPS6072047 A JP S6072047A JP 58179716 A JP58179716 A JP 58179716A JP 17971683 A JP17971683 A JP 17971683A JP S6072047 A JPS6072047 A JP S6072047A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bus
- circuit
- check
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
- G06F11/1016—Error in accessing a memory location, i.e. addressing error
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は記憶装置に於いて、外部より与えられるアドレ
スバス上、及びデータバス上の２進数データを共通゛の
チェック回路に交互に接続して時分割的にチェックを実
行する回路に関する。
スバス上、及びデータバス上の２進数データを共通゛の
チェック回路に交互に接続して時分割的にチェックを実
行する回路に関する。
（ｂｌ 技術の背景
従来、記憶装置のアドレスバス及びデータバスは各個に
チェック回路を持つことにより、別個にチェックを実施
していた。
チェック回路を持つことにより、別個にチェックを実施
していた。
（Ｃ）従来の技術と問題点
第１図（ａｌに従来用いられていた方式の例を示す。
処理装置１より記憶装置２ヘデータの読み出し。
或いはデータの書込みを行うには、アドレスバス５を経
由して読み出し、或いは書込みを行うデータのアドレス
を、書込みの場合は同時にデータバス６を経由して書き
込むべきデータを、処理装置１より記憶装置２へ送る。
由して読み出し、或いは書込みを行うデータのアドレス
を、書込みの場合は同時にデータバス６を経由して書き
込むべきデータを、処理装置１より記憶装置２へ送る。
制御ハス７を経由して、読み出し、或いは書き込めの指
令を処理装置１より送ると、記憶装置２は読み出し、或
いは書込みを実行する。読み出しの場合は読み出された
データがデータバス６上に現れ、記憶装置２から処理装
置１ヘデータが送られる。このようなシステムで処理装
置１と記憶装置２の間に授受されるアドレスバス５．デ
ータバス６上のデータに何等かの理由により誤りを生じ
るとシステム全体に誤動作を発生させる。これを防止す
る為、アドレスバス５、データバス６の各々のデータに
、送り出す側でチェックピントを付加し、受は取る側で
チェックを行う、所謂パリティチェックが一般に行われ
ている。図に於いて３はアドレスバス５上のデータのチ
ェック回路、４はデータバス６上のデータのチェック回
路で、アドレスバス５．データバス６の上のデータのパ
リティチェックを行い、誤りを発見すると処理装置１に
通知する。チェック回路３および４の内容であるパリテ
ィチェック回路の例を第１図（ｂ）に示す。第１図（ｂ
ｌに於いて、８は３ビットのデータのチェックを行う単
位回路で、ＮＡＮＤ回路９および否定回路１ｏが合計８
個使用され、３ビツトのデータの内奇数個のビットが論
理“１”である時出力が論理“１゛′となる回路である
。本例は８ビツトのデータＤＯ−Ｄ７に１ヒントのパリ
ティヒントＤＰを付加した９ビツトのデータのチェック
を行う回路で、上記単位回路８を４組使用している。ま
た、第１図（ｃ）に１６ヒントのデータに１ビツトのパ
リティビットを付加した１７ビントのデータのチェック
を行う回路を示す。これらの回路の動作については周知
であるため詳述は避けるが、本回路は上記単位回路８を
８組必要とする。処理装置１の大型化により記憶装置２
が大型化すると、アドレスバス５．データバス６共、そ
の構成ビット数が増大し、他の回路に比してチェック回
路３および４が大形になり、使用素子数の増加による装
置の寸法１発熱の増大。
令を処理装置１より送ると、記憶装置２は読み出し、或
いは書込みを実行する。読み出しの場合は読み出された
データがデータバス６上に現れ、記憶装置２から処理装
置１ヘデータが送られる。このようなシステムで処理装
置１と記憶装置２の間に授受されるアドレスバス５．デ
ータバス６上のデータに何等かの理由により誤りを生じ
るとシステム全体に誤動作を発生させる。これを防止す
る為、アドレスバス５、データバス６の各々のデータに
、送り出す側でチェックピントを付加し、受は取る側で
チェックを行う、所謂パリティチェックが一般に行われ
ている。図に於いて３はアドレスバス５上のデータのチ
ェック回路、４はデータバス６上のデータのチェック回
路で、アドレスバス５．データバス６の上のデータのパ
リティチェックを行い、誤りを発見すると処理装置１に
通知する。チェック回路３および４の内容であるパリテ
ィチェック回路の例を第１図（ｂ）に示す。第１図（ｂ
ｌに於いて、８は３ビットのデータのチェックを行う単
位回路で、ＮＡＮＤ回路９および否定回路１ｏが合計８
個使用され、３ビツトのデータの内奇数個のビットが論
理“１”である時出力が論理“１゛′となる回路である
。本例は８ビツトのデータＤＯ−Ｄ７に１ヒントのパリ
ティヒントＤＰを付加した９ビツトのデータのチェック
を行う回路で、上記単位回路８を４組使用している。ま
た、第１図（ｃ）に１６ヒントのデータに１ビツトのパ
リティビットを付加した１７ビントのデータのチェック
を行う回路を示す。これらの回路の動作については周知
であるため詳述は避けるが、本回路は上記単位回路８を
８組必要とする。処理装置１の大型化により記憶装置２
が大型化すると、アドレスバス５．データバス６共、そ
の構成ビット数が増大し、他の回路に比してチェック回
路３および４が大形になり、使用素子数の増加による装
置の寸法１発熱の増大。
或いは信頼性の低下をも招く。
（ｄ） 発明の目的
本発明は１組のチェック回路をアドレスバス。
データバスに時分割的に接続して共用することにより、
回路の簡易化、素子数の減少を目的としたものである。
回路の簡易化、素子数の減少を目的としたものである。
（ｅｌ 発明の構成
上記目的達成のため本発明は記憶装置に於いて、アドレ
スバス及びデータバスの何れが一方を選択してチェック
回路に接続する選択ゲート回路と。
スバス及びデータバスの何れが一方を選択してチェック
回路に接続する選択ゲート回路と。
該選択ゲート回路を開閉して上記アドレスバス或いは上
記データバスの何れかを上記チェック回路に接続せしめ
る選択信号を有し、該選択信号を開閉することにより上
記アドレスバス及び上記データバスを交互に、−上記選
択ゲート回路を経由して上記チェック回路に接続し上記
アドレスバス上及び上記データバス上のデータの誤りの
有無を確認することを特徴とする。
記データバスの何れかを上記チェック回路に接続せしめ
る選択信号を有し、該選択信号を開閉することにより上
記アドレスバス及び上記データバスを交互に、−上記選
択ゲート回路を経由して上記チェック回路に接続し上記
アドレスバス上及び上記データバス上のデータの誤りの
有無を確認することを特徴とする。
（ｆｌ 発明の実施例
第２図に本発明の実施例を示す。第２図（ａｌに於いて
、処理装置１．記憶装置２．アドレスバス５゜データバ
ス６、制御バス７は第１図（ａ）と同一の機能、動作を
行うものである。１１は選択ゲートで選択信号９．１０
によりアドレスバス５．或いはデータバス６９何れかを
選択してチェックバス１２に接続する。第２図（ｂｌに
選択ゲート１１の内容の一例を示す。１４はＮＡＮＤ回
路、Ａｏ＝Ａｎはｎ＋１ビットのアドレス、Ａｐはアド
レスバスのチェック用に付加されたパリティビットで、
ＡＯ〜Ａ、ｎ、及びＡｐはアドレスバス５を構成し。
、処理装置１．記憶装置２．アドレスバス５゜データバ
ス６、制御バス７は第１図（ａ）と同一の機能、動作を
行うものである。１１は選択ゲートで選択信号９．１０
によりアドレスバス５．或いはデータバス６９何れかを
選択してチェックバス１２に接続する。第２図（ｂｌに
選択ゲート１１の内容の一例を示す。１４はＮＡＮＤ回
路、Ａｏ＝Ａｎはｎ＋１ビットのアドレス、Ａｐはアド
レスバスのチェック用に付加されたパリティビットで、
ＡＯ〜Ａ、ｎ、及びＡｐはアドレスバス５を構成し。
Ｄｏ〜Ｄｎ’はｆｉ＋１ビットのデータ、Ｄｐはデータ
バスのチェック用に付加されたパリティビットで、Ｄｏ
”Ｄｎ、及びＤｐはデータバス６を構成する。Ａ信号９
．Ｄ信号１０はそれぞれアドレスバス５．データバス６
を、同様な構成のチェックハス１２へ、選択ゲート１１
を切り換え、て接続する選択信号である。一般に記憶装
置は読み書きすべきアドレスを与えられると、直ちにそ
の目的とするアドレスの選択を開始し、一定時間経過後
、読み出しの場合は目的とするアドレスのデータがデー
タバス上に現れ、書込みの場合はデータバス上のデータ
を目的のアドレスに書き込む。このように記憶装置は一
定時間周期でサイクリックに動作し、サイクルの前半ば
アドレスを記憶装置に与えるアドレス設定期間、サイク
ルの後半ばデータを記憶装置とデータバスの間で授受す
るデータ転送期間より成っている。
バスのチェック用に付加されたパリティビットで、Ｄｏ
”Ｄｎ、及びＤｐはデータバス６を構成する。Ａ信号９
．Ｄ信号１０はそれぞれアドレスバス５．データバス６
を、同様な構成のチェックハス１２へ、選択ゲート１１
を切り換え、て接続する選択信号である。一般に記憶装
置は読み書きすべきアドレスを与えられると、直ちにそ
の目的とするアドレスの選択を開始し、一定時間経過後
、読み出しの場合は目的とするアドレスのデータがデー
タバス上に現れ、書込みの場合はデータバス上のデータ
を目的のアドレスに書き込む。このように記憶装置は一
定時間周期でサイクリックに動作し、サイクルの前半ば
アドレスを記憶装置に与えるアドレス設定期間、サイク
ルの後半ばデータを記憶装置とデータバスの間で授受す
るデータ転送期間より成っている。
本方式はチェック回路１３をアドレス設定期間ではアド
レスバス５上のデータのチェックに、データ転送期間で
はデータバス６上のデータのチェックに使用することを
特徴とする。即ち記憶装置２で作られるタイミング信号
より、上記記憶装置２のサイクルの前半、即ちアドレス
設定期間中オン状態を保つＡ信号９と、サイクルの後半
、即ちデータ転送期間中オン状態を保つＤ信号１０を得
′て、これを選択ゲート回路１１によるバスの切り換え
に使用する。記憶装置２のサイクルの前半。
レスバス５上のデータのチェックに、データ転送期間で
はデータバス６上のデータのチェックに使用することを
特徴とする。即ち記憶装置２で作られるタイミング信号
より、上記記憶装置２のサイクルの前半、即ちアドレス
設定期間中オン状態を保つＡ信号９と、サイクルの後半
、即ちデータ転送期間中オン状態を保つＤ信号１０を得
′て、これを選択ゲート回路１１によるバスの切り換え
に使用する。記憶装置２のサイクルの前半。
即ちアドレス設定期間はＡ信号９がオンになり、アドレ
スバス５は選択ゲート１１．チェックハス１２を経由し
てチェック回路１３に接続され、アドレスバス５上のデ
ータのチェックが行われる。
スバス５は選択ゲート１１．チェックハス１２を経由し
てチェック回路１３に接続され、アドレスバス５上のデ
ータのチェックが行われる。
記憶装置２のサイクルの後半、即ぢデータ転送期間はＤ
信号１０がオンになり、データバス６は選択ゲート１１
．チェックハス１２を経由してチェック回路１３に接続
され、データバス６上のデータのチェックが行われる。
信号１０がオンになり、データバス６は選択ゲート１１
．チェックハス１２を経由してチェック回路１３に接続
され、データバス６上のデータのチェックが行われる。
この動作の理解を容易ならしめる為、第２図（ａｌの回
路の動作を第２図（Ｃ１にタイムチャートで示す。Ｔば
記憶装置２のサイクルを、Ａはへ信号９を、ＤはＤ信号
１ｏを、Ｂはチェックハス１２上のデータの状態を、Ｃ
はチェック回路１３の出力を示す。チェックの結果、デ
ータに誤りが発見されると図の点線の如くＣの出力はオ
フの状態を保つ。
路の動作を第２図（Ｃ１にタイムチャートで示す。Ｔば
記憶装置２のサイクルを、Ａはへ信号９を、ＤはＤ信号
１ｏを、Ｂはチェックハス１２上のデータの状態を、Ｃ
はチェック回路１３の出力を示す。チェックの結果、デ
ータに誤りが発見されると図の点線の如くＣの出力はオ
フの状態を保つ。
以上の如く、本発明により１個のチェ・ツタ回路１３を
切り換え使用することにより、アドレスバス５．データ
バス６の双方のチェックを時分割的に行うことを可能と
する。
切り換え使用することにより、アドレスバス５．データ
バス６の双方のチェックを時分割的に行うことを可能と
する。
（ｇ） 発明の効果
以上述べた如く、本発明により１組のチェック回路をア
ドレスバス、データバスに時分割的に接続して共用する
ことにより、回路の簡易化、素子数の減少の目的を達成
する。
ドレスバス、データバスに時分割的に接続して共用する
ことにより、回路の簡易化、素子数の減少の目的を達成
する。
第１図は従来の方式の例を、第２図は本方式の実施例を
示す。第２図（ａ）に於いて、１は処理装置を、２は記
憶装置を、１１は選択回路を、１３はチェック回路を、
５はアドレスバスを、６はデータバスを示す。第２図（
ｂ）に於いて１４ばＮＡＮＤ回路を示す。 第 １ 図 （Ｃ） 第 ２ 図 （α）
示す。第２図（ａ）に於いて、１は処理装置を、２は記
憶装置を、１１は選択回路を、１３はチェック回路を、
５はアドレスバスを、６はデータバスを示す。第２図（
ｂ）に於いて１４ばＮＡＮＤ回路を示す。 第 １ 図 （Ｃ） 第 ２ 図 （α）
Claims (1)
- 記憶装置に於いて、アドレスバス及びデータバスの何れ
か一方を選択してチェック回路に接続する選択ゲート回
路と、該選択ゲート回路を開閉して上記アドレスバス或
いは上記データバスの何れかを上記チェック回路に接続
せしめる選択信号を有し、該選択信号を開閉することに
より上記アドレスバス及び上記データバスを交互に、上
記選択ゲート回路を経由して上記チェック回路に接続し
上記アドレスバス上及び上記データバス上のデータの誤
りの有無を確認することを特徴とするハスデータチェッ
ク方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179716A JPS6072047A (ja) | 1983-09-28 | 1983-09-28 | バスデ−タチェック方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179716A JPS6072047A (ja) | 1983-09-28 | 1983-09-28 | バスデ−タチェック方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6072047A true JPS6072047A (ja) | 1985-04-24 |
Family
ID=16070619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58179716A Pending JPS6072047A (ja) | 1983-09-28 | 1983-09-28 | バスデ−タチェック方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6072047A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05187011A (ja) * | 1991-07-17 | 1993-07-27 | Asahi Doken Kk | 立体構造状ネット |
-
1983
- 1983-09-28 JP JP58179716A patent/JPS6072047A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05187011A (ja) * | 1991-07-17 | 1993-07-27 | Asahi Doken Kk | 立体構造状ネット |
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