JPS6073376A - 基板試験装置 - Google Patents
基板試験装置Info
- Publication number
- JPS6073376A JPS6073376A JP58180302A JP18030283A JPS6073376A JP S6073376 A JPS6073376 A JP S6073376A JP 58180302 A JP58180302 A JP 58180302A JP 18030283 A JP18030283 A JP 18030283A JP S6073376 A JPS6073376 A JP S6073376A
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- JP
- Japan
- Prior art keywords
- board
- test
- read
- memory
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- Pending
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
なう基板試験装置の改良に関するものである。
（従来技術とその問題点）
ス、ライトチャネル３を介して被テスト基板５の人力ピ
ン（図示せず）にテスト信号を１ステツプ転送する。次
にリードモードにおいて、被テスト基板５の出力ピン（
図示せず）に現れる出力信号をリードチャネル４．イン
クフェイス２を介してリードする。次にリードした結果
と、あらかしめ作成した正解値と照合し、不具合の有無
と判定する。
ン（図示せず）にテスト信号を１ステツプ転送する。次
にリードモードにおいて、被テスト基板５の出力ピン（
図示せず）に現れる出力信号をリードチャネル４．イン
クフェイス２を介してリードする。次にリードした結果
と、あらかしめ作成した正解値と照合し、不具合の有無
と判定する。
ここで、被テスト基板５は２人出力合わせ３００ピンを
持つため、！３ｂｉｔ ＣＰＵ を用いた場合でテスト
信号の１ステツプあたり３８回（３００／８ ＝３７．
５ ’）回のＣＰＵ→被テスト基板間のデータ転送が必
要となる。第２図は第１図ライトチャネル３の詳細図で
ある。３１〜３３８は各８ビツトのチャネル、７は８ビ
ツトデータバス、８はチャネル切りかえ信号、リードチ
ャネルも同様である。ＣＰＵＩから８ビツトずつ送られ
るデータは、チャネル切りかえ信号によりチャネル３１
からチャネル３３８０Ｆ、Ｆに＋１１１ｉｔにセットさ
れる。
持つため、！３ｂｉｔ ＣＰＵ を用いた場合でテスト
信号の１ステツプあたり３８回（３００／８ ＝３７．
５ ’）回のＣＰＵ→被テスト基板間のデータ転送が必
要となる。第２図は第１図ライトチャネル３の詳細図で
ある。３１〜３３８は各８ビツトのチャネル、７は８ビ
ツトデータバス、８はチャネル切りかえ信号、リードチ
ャネルも同様である。ＣＰＵＩから８ビツトずつ送られ
るデータは、チャネル切りかえ信号によりチャネル３１
からチャネル３３８０Ｆ、Ｆに＋１１１ｉｔにセットさ
れる。
ＣＰＵＩ→被テスト基板５間のデータ転送はプログラム
の制御により行なうため転送速度が渓＜。
の制御により行なうため転送速度が渓＜。
これを１ステノグあたり３８回ずつ行なうため、基板人
出力信号は実際の動作時とはかけはなれた低速どなり、
波形の周期が長いためにシンクロスコープ等で波形を観
測しながら動作確認をすることができな（・とり・う欠
点がある。
出力信号は実際の動作時とはかけはなれた低速どなり、
波形の周期が長いためにシンクロスコープ等で波形を観
測しながら動作確認をすることができな（・とり・う欠
点がある。
（目的）
この発明はこの欠点を除去するため、テストテーク全ス
テップと７それに対する被テスト基板の出力を全ステッ
プ記憶可能なメモリを持ち、従来１ステツプ毎にＣＰ
Ｕ−被テスト基板間でライト。
テップと７それに対する被テスト基板の出力を全ステッ
プ記憶可能なメモリを持ち、従来１ステツプ毎にＣＰ
Ｕ−被テスト基板間でライト。
リードを行なっていたのを、最初にメモリにテスＩ・テ
ーク全ステップを書き込んで、その後はＣＩ）Ｕを介さ
ずにメモＩＪ ４→被テスト基板間でライＩ・。
ーク全ステップを書き込んで、その後はＣＩ）Ｕを介さ
ずにメモＩＪ ４→被テスト基板間でライＩ・。
リードと連続ｌ〜て行なうことにより、転送速度を向」
−シたものである。
−シたものである。
（実施例）
以下この発明の実施例を第３図により説明する。
６はテストテークと保管するディスクメモリ、９はテス
トデータ全ステップを記憶可能なライトメモリ部、１０
はテスト信号に対する基板出力全ステップを記憶可能な
リードメモリ部、３′はライトチャネル、４′はリード
チャネル、１１〜１４は各８ビツトデータバス、１５は
ＣＰ ＩＪからのスタート信号。
トデータ全ステップを記憶可能なライトメモリ部、１０
はテスト信号に対する基板出力全ステップを記憶可能な
リードメモリ部、３′はライトチャネル、４′はリード
チャネル、１１〜１４は各８ビツトデータバス、１５は
ＣＰ ＩＪからのスタート信号。
１６はリードメモリ部からのエンド信号である。
以下この動作について説明する。
ＣＰＩＪＩＪｉ、ディスク６からテストテークを読み出
口、ライトメモリ９に格納ずろ。テストテータ全ステッ
プの格納が終わると、 ＣＰｔＪｌはスタート信号１５
を発し、これによりライトメモリ１０からライトチャネ
ル３′と介して被テスト基板人力ピンにテストテークの
転送が始まる。このデータ転送は。
口、ライトメモリ９に格納ずろ。テストテータ全ステッ
プの格納が終わると、 ＣＰｔＪｌはスタート信号１５
を発し、これによりライトメモリ１０からライトチャネ
ル３′と介して被テスト基板人力ピンにテストテークの
転送が始まる。このデータ転送は。
全ステップ連続して行なう。
これと同時に被テスト基板出力ピンに現われる出力信号
はリードチャネル４′を介してリードメモリ１０に格納
される。リードメモリ１０は出力信号全ステップの格納
が終了した時に、 ＣＰ［Ｊｌに対してエンド信号１６
を返す。この信号を受けてＣＰ［月はリードメモ１月０
から、テストデータに対する被テスト基板の出力を読み
出し、あらかじめ作成した正解値と照合して不具合の有
無と判定する。
はリードチャネル４′を介してリードメモリ１０に格納
される。リードメモリ１０は出力信号全ステップの格納
が終了した時に、 ＣＰ［Ｊｌに対してエンド信号１６
を返す。この信号を受けてＣＰ［月はリードメモ１月０
から、テストデータに対する被テスト基板の出力を読み
出し、あらかじめ作成した正解値と照合して不具合の有
無と判定する。
基板内素子の動作をシンクロスコープ等で観測する場合
は、ライトメモリ内テストデータの読み出しが全ステッ
プ終了後、直ちに最初のステップに戻り再度読み出すこ
とを繰り返す。
は、ライトメモリ内テストデータの読み出しが全ステッ
プ終了後、直ちに最初のステップに戻り再度読み出すこ
とを繰り返す。
（効果）
この発明により、ひとたびライトメモリ部にテストテー
クを書き込んだ後は、被テスト基板へのライドリードは
メモリと基板の間でＣＰＵを介さずに連続して行なえる
ため、大幅に転送スピードが向上し、基板内素子の動作
を測定器て観ることがて゛きる。また、ライトｌ）−ド
中は、Ｃ’ｌ）Ｕが介在しないため、ＣＰ［Ｊ の負担
か軽減するという副効果がある。
クを書き込んだ後は、被テスト基板へのライドリードは
メモリと基板の間でＣＰＵを介さずに連続して行なえる
ため、大幅に転送スピードが向上し、基板内素子の動作
を測定器て観ることがて゛きる。また、ライトｌ）−ド
中は、Ｃ’ｌ）Ｕが介在しないため、ＣＰ［Ｊ の負担
か軽減するという副効果がある。
第１図は従来装置のブｏ 、７り図、第２図は第１図ラ
イトチャネル３の詳細ブロック図、第３図は本発明実施
例のブロック図、］はｃｐｕ、６はディスクメモ九 ２
はインタフェース、９はライトメモリ、１０はリードメ
モリ、３．３’はライトメモリ・ル。 ４．４′はリード用チャネル、５は被テスト基板。
イトチャネル３の詳細ブロック図、第３図は本発明実施
例のブロック図、］はｃｐｕ、６はディスクメモ九 ２
はインタフェース、９はライトメモリ、１０はリードメ
モリ、３．３’はライトメモリ・ル。 ４．４′はリード用チャネル、５は被テスト基板。
Claims (1)
- 被テスト基板に中央演算処理装置からテストデータを人
力し、それに対する前記基板の出力を前記中央演算処理
装置に読みこんで、あらかじめ作成した正解値と照合し
て不具合チェックを行なう基板試験装置において、前記
中央演算処理装置と被テスト基板間にテストデータ全ス
テップを記憶可能なライトメモリと、それに対する基板
の出力を全ステップ記憶可能なリードメモリを持ち、テ
ストデータとそれに対する被テスト基板の出力の転送を
、前記メモリと被テスト基板間で行なうことを特徴とす
る基板試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58180302A JPS6073376A (ja) | 1983-09-30 | 1983-09-30 | 基板試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58180302A JPS6073376A (ja) | 1983-09-30 | 1983-09-30 | 基板試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6073376A true JPS6073376A (ja) | 1985-04-25 |
Family
ID=16080825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58180302A Pending JPS6073376A (ja) | 1983-09-30 | 1983-09-30 | 基板試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6073376A (ja) |
-
1983
- 1983-09-30 JP JP58180302A patent/JPS6073376A/ja active Pending
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