JPS60737A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60737A JPS60737A JP58108739A JP10873983A JPS60737A JP S60737 A JPS60737 A JP S60737A JP 58108739 A JP58108739 A JP 58108739A JP 10873983 A JP10873983 A JP 10873983A JP S60737 A JPS60737 A JP S60737A
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- gate
- heat treatment
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- double
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、特に金属２合金やそれらのシリサイド等の化
合物からなる膜を含む低抵抗の電極・配線を有する半導
体装置の製造方法に関するものである。
合物からなる膜を含む低抵抗の電極・配線を有する半導
体装置の製造方法に関するものである。
従来例の構成とその問題点
ＭＯ３Ｏ３型口製回路装置ける素子寸法の微細化、高集
積化に伴って、従来のｐｏｌｙ Ｓｔ によるゲート・
配線抵抗による動作速度の減少が無視できなくなる。こ
のため、低抵抗で電気的特性、製造プロセス上の取扱い
がｐｏｌｙ Ｓｉゲートとほとんど同じであるという特
長を持つ高融点金属シリサイド／ ｐｏｌｙ Ｓｉ二層
ゲート・配線を使用することは、高速化の有効な手段で
ある。この様な二層ゲートヲ用いるＭＯＳ半導体装置の
プロセスにおいては、高融点金属シリサイド自体の抵抗
をデバイス特性に有効な値にまで下げるため、あるいは
ンース・ドレイン層形成のために、約１０００”Ｃの熱
処理工程を必要とするが、この高温熱処理によって、ゲ
ート電極とシリコン基板間のゲート絶縁膜に著しいリー
クが生じ、絶縁耐圧がほとんど寿い状態になるという欠
点が存在する。
積化に伴って、従来のｐｏｌｙ Ｓｔ によるゲート・
配線抵抗による動作速度の減少が無視できなくなる。こ
のため、低抵抗で電気的特性、製造プロセス上の取扱い
がｐｏｌｙ Ｓｉゲートとほとんど同じであるという特
長を持つ高融点金属シリサイド／ ｐｏｌｙ Ｓｉ二層
ゲート・配線を使用することは、高速化の有効な手段で
ある。この様な二層ゲートヲ用いるＭＯＳ半導体装置の
プロセスにおいては、高融点金属シリサイド自体の抵抗
をデバイス特性に有効な値にまで下げるため、あるいは
ンース・ドレイン層形成のために、約１０００”Ｃの熱
処理工程を必要とするが、この高温熱処理によって、ゲ
ート電極とシリコン基板間のゲート絶縁膜に著しいリー
クが生じ、絶縁耐圧がほとんど寿い状態になるという欠
点が存在する。
絶縁耐圧の劣化を防止するだめには従来から、二層ゲー
トの下層を構成するｐｏｌｙ Ｓｉ膜厚を厚くする方法
がとられて来た。例えば、高融点金属シリサイドが、Ｍ
ｏＳｉ２．ＷＳｉ２の場合、ｎ＋ｐｏｌｙ Ｓｔの膜厚
ｆ ２００ ｎｍ以上にすれば、１０００℃３０分の熱
処理を実施じても、二層ゲートとしての比抵抗を約１０
−’（２−ｃｍに下げることができると同時に、ゲート
絶縁膜の耐圧をほぼ劣化しないようにできるのである。
トの下層を構成するｐｏｌｙ Ｓｉ膜厚を厚くする方法
がとられて来た。例えば、高融点金属シリサイドが、Ｍ
ｏＳｉ２．ＷＳｉ２の場合、ｎ＋ｐｏｌｙ Ｓｔの膜厚
ｆ ２００ ｎｍ以上にすれば、１０００℃３０分の熱
処理を実施じても、二層ゲートとしての比抵抗を約１０
−’（２−ｃｍに下げることができると同時に、ゲート
絶縁膜の耐圧をほぼ劣化しないようにできるのである。
Ｔａ５１２やＴｌＳｉ２等他の高融点金属シリサイドを
採用した場合にも、ｐｏｌｙ Ｓｔの膜厚を増加させる
ことによって耐圧劣化を、同様に防止することができる
。
採用した場合にも、ｐｏｌｙ Ｓｔの膜厚を増加させる
ことによって耐圧劣化を、同様に防止することができる
。
しかしながら、二層ゲート・配線を用いて高密度集積回
路の高速化を効果的に行うためには、二層ゲートのシー
ト抵抗’１５１０Ω／■以下に下げることが必要であり
、従ってシート抵抗を決定している高融点金属シリサイ
ド１摸の膜厚を約２００ｎｍ以上にしなければならない
。この様にして、ＭＯＳ ｉ２ 、 Ｗ Ｓ Ｘ ２
ｆ用いた低抵抗でゲート耐圧劣化のない二層ゲートの膜
厚は４００ ｎｍ以上になり、場合によっては従来のｐ
ｏｌｙ Ｓｉゲート膜厚より大きい値となるのである。
路の高速化を効果的に行うためには、二層ゲートのシー
ト抵抗’１５１０Ω／■以下に下げることが必要であり
、従ってシート抵抗を決定している高融点金属シリサイ
ド１摸の膜厚を約２００ｎｍ以上にしなければならない
。この様にして、ＭＯＳ ｉ２ 、 Ｗ Ｓ Ｘ ２
ｆ用いた低抵抗でゲート耐圧劣化のない二層ゲートの膜
厚は４００ ｎｍ以上になり、場合によっては従来のｐ
ｏｌｙ Ｓｉゲート膜厚より大きい値となるのである。
ゲートの膜厚が厚い場合、サイドエッチが起こり易く、
二層膜の精密な微細加工性が損なわれ、まだ、厚い膜厚
によるゲート電極の段差によってゲート電極より上層部
に形成するアルミニウム配線の断線や、その配線を形成
するだめの異方性ドライエソチング不良による配線間の
ショートが発生する確率が非常に高くなる。この様な欠
点は、集積回路の製造歩留りを大幅に下げるものである
。
二層膜の精密な微細加工性が損なわれ、まだ、厚い膜厚
によるゲート電極の段差によってゲート電極より上層部
に形成するアルミニウム配線の断線や、その配線を形成
するだめの異方性ドライエソチング不良による配線間の
ショートが発生する確率が非常に高くなる。この様な欠
点は、集積回路の製造歩留りを大幅に下げるものである
。
発明の目的
本発明は上記従来例の欠点を改善した半導体装置の製造
方法を提供するものであり、ゲート絶縁膜の絶縁耐圧歩
留り全改善し、断線、ショート等の欠点を除去すること
を目的とする。
方法を提供するものであり、ゲート絶縁膜の絶縁耐圧歩
留り全改善し、断線、ショート等の欠点を除去すること
を目的とする。
発明の構成
本発明による製造方法においては、二層ゲートのシート
抵抗を減少させたり、ソニス・ドレイン層を形成するだ
めの高温熱処理を行う前に、予め低温の熱処理を二層ゲ
ートに施すものである。
抵抗を減少させたり、ソニス・ドレイン層を形成するだ
めの高温熱処理を行う前に、予め低温の熱処理を二層ゲ
ートに施すものである。
実施例の説明
第１図は、ＭＯＳチャバシタを製造する場合の工程実施
−である。最初に、シリコン基板１上に厚さ３５ ｎｍ
のゲート酸化膜２ケ成長させる（工程（ａ））。次にゲ
ート酸化膜２の上にｐｏｌｙ Ｓｉ膜３を減圧ＣＶＤ法
等によって１１００ｎ形成した後、Ｐαル。源から９０
ｏ℃でｐｏｌｙ Ｓｔ膜膜中中リンを拡散し、ｐｏ１ｙ
Ｓｉ３の表面濃度が１×１０２０／ｃｄ〜３×１０２０
Ａ−程度になるようにする。これに続いて、スパッタ法
、電子ビームニ源蒸着法等により、Ｍｏ５ｔ２４’ｉ
２００ ｎｍに形成する（工程（ｂ） ） 、上記３，
４からなる二ｉｉｖ、ＣＣｕ４又ハＣＦ４＋０２混合ガ
スケ用いるドライエッチを行い、選択的に除去してゲー
ト電惨ヲ形成する。この後、Ｎ２又はＮ２＋Ｈ２雰囲気
中６００℃３０分子備熱処理をし、続いてＮ２中で１０
００℃゛３０分の高温熱処理を施し、二層ゲートの抵抗
を下げる（工程（Ｃ））。熱処理後、ＣＶ Ｄ Ｓ ｉ
○２膜５ ｆ ４００ ｎｍ形成し、再びＮ２中９００
℃６０分熱処理して、膜５に開口したコンタクト窓６に
測定用Ａｆｉ電極７ケ設けて工程を終了する（工程（ｄ
）〕。
−である。最初に、シリコン基板１上に厚さ３５ ｎｍ
のゲート酸化膜２ケ成長させる（工程（ａ））。次にゲ
ート酸化膜２の上にｐｏｌｙ Ｓｉ膜３を減圧ＣＶＤ法
等によって１１００ｎ形成した後、Ｐαル。源から９０
ｏ℃でｐｏｌｙ Ｓｔ膜膜中中リンを拡散し、ｐｏ１ｙ
Ｓｉ３の表面濃度が１×１０２０／ｃｄ〜３×１０２０
Ａ−程度になるようにする。これに続いて、スパッタ法
、電子ビームニ源蒸着法等により、Ｍｏ５ｔ２４’ｉ
２００ ｎｍに形成する（工程（ｂ） ） 、上記３，
４からなる二ｉｉｖ、ＣＣｕ４又ハＣＦ４＋０２混合ガ
スケ用いるドライエッチを行い、選択的に除去してゲー
ト電惨ヲ形成する。この後、Ｎ２又はＮ２＋Ｈ２雰囲気
中６００℃３０分子備熱処理をし、続いてＮ２中で１０
００℃゛３０分の高温熱処理を施し、二層ゲートの抵抗
を下げる（工程（Ｃ））。熱処理後、ＣＶ Ｄ Ｓ ｉ
○２膜５ ｆ ４００ ｎｍ形成し、再びＮ２中９００
℃６０分熱処理して、膜５に開口したコンタクト窓６に
測定用Ａｆｉ電極７ケ設けて工程を終了する（工程（ｄ
）〕。
第１図に従って製造された約４００個のゲート寸法２５
０μｍＸ２５０μｍのＭＯＳキャパシタにつき、ゲート
ｅ化膜２の耐圧を測定した結果、ｐｏｌｙ Ｓｉ膜３の
膜厚が１１００ｎであるにもかかわらすｓ ＭＶ／ｃｍ
以上の耐圧をもつ試料の歩留りは９ 、ｏ ４以上であ
り、しかも試料のほとんどが酸化膜に固有の耐圧である
９ ＭＶ／Ｃｍという値を示し、耐圧劣化のないことが
明らかとなった。６００℃の予備熱処理を行なわない従
来の製造方法によるＭＯＳキャパシタについて、同一の
実験を行なって得た耐圧の歩留りは約６０％であるから
、本発明による製造方法は、ゲート酸化膜の耐圧歩留り
向上に大きい効果があることがわかる。
０μｍＸ２５０μｍのＭＯＳキャパシタにつき、ゲート
ｅ化膜２の耐圧を測定した結果、ｐｏｌｙ Ｓｉ膜３の
膜厚が１１００ｎであるにもかかわらすｓ ＭＶ／ｃｍ
以上の耐圧をもつ試料の歩留りは９ 、ｏ ４以上であ
り、しかも試料のほとんどが酸化膜に固有の耐圧である
９ ＭＶ／Ｃｍという値を示し、耐圧劣化のないことが
明らかとなった。６００℃の予備熱処理を行なわない従
来の製造方法によるＭＯＳキャパシタについて、同一の
実験を行なって得た耐圧の歩留りは約６０％であるから
、本発明による製造方法は、ゲート酸化膜の耐圧歩留り
向上に大きい効果があることがわかる。
捷だ、このＭｏＳｉ２／ｐｏｌｙ Ｓｉ二層ゲートのシ
ート抵抗は８〜１０Ω／口であり、従来のｎ＋−ｐｏｌ
ｙｓｉゲートのシート抵抗より約１／６低い値となった
。
ート抵抗は８〜１０Ω／口であり、従来のｎ＋−ｐｏｌ
ｙｓｉゲートのシート抵抗より約１／６低い値となった
。
実施例工程（Ｃ）において、予備熱処理温度（ｉ７６０
０℃としたが、６ｏ○℃〜９００℃程度の温度を用いて
も耐圧歩留りの同上に効果がある。さらに実施例では工
程（Ｃ）で行なった。２回の熱処理を工程（ｄ）におい
てＣＶ Ｄ Ｓ １０２膜５の形成後行なってもよく、
また低温予備熱処理を工程（ｃ）におけるゲート電極形
成後に、シート抵抗を下げることを目的とする高諦熱処
理ｆ ＣＶ、 Ｄ Ｓ １０２膜５の形成後に行なって
もよいことはいう丑でもない。
０℃としたが、６ｏ○℃〜９００℃程度の温度を用いて
も耐圧歩留りの同上に効果がある。さらに実施例では工
程（Ｃ）で行なった。２回の熱処理を工程（ｄ）におい
てＣＶ Ｄ Ｓ １０２膜５の形成後行なってもよく、
また低温予備熱処理を工程（ｃ）におけるゲート電極形
成後に、シート抵抗を下げることを目的とする高諦熱処
理ｆ ＣＶ、 Ｄ Ｓ １０２膜５の形成後に行なって
もよいことはいう丑でもない。
第２図は、本発明による製造法’ｉｚＭｏＳ型集積回路
全集積回路工程に適用した実施例である。１は半導体基
板、２は厚さ３５ ｎｍのゲート酸化膜、８は厚いＳ
１０２膜である（工程（ａ））。この半導体表面全面に
、ｐｏｌｙ Ｓｉ３をＬＰＣＶＤ法等で１１００ｎ形成
し、Ｐαｎ３源から９００ ℃テｐｏｌｙ Ｓｉ膜中に
リンを拡散し、ｐｏｌｙ Ｓｉ３の表面濃度が１×１ｏ
２０／ｃｒ／ｌ〜３ Ｘ １ ｏ２０／ｃｎｉ程度にな
るようにする。続いてｐｏｌｙ Ｓｔ上にマグネトロン
スパッタ等によりＭｏ Ｓ １２膜４ ｆ ２００ ｎ
ｍ蒸着する（工程（ｂ）ン。形成した二層膜３および４
を、ＣＣｌ４＋０２等のガスを用いたドライエッチ法で
選択的に除去し、ゲート電極及びＳ １０２膜８上の配
線とする。
全集積回路工程に適用した実施例である。１は半導体基
板、２は厚さ３５ ｎｍのゲート酸化膜、８は厚いＳ
１０２膜である（工程（ａ））。この半導体表面全面に
、ｐｏｌｙ Ｓｉ３をＬＰＣＶＤ法等で１１００ｎ形成
し、Ｐαｎ３源から９００ ℃テｐｏｌｙ Ｓｉ膜中に
リンを拡散し、ｐｏｌｙ Ｓｉ３の表面濃度が１×１ｏ
２０／ｃｒ／ｌ〜３ Ｘ １ ｏ２０／ｃｎｉ程度にな
るようにする。続いてｐｏｌｙ Ｓｔ上にマグネトロン
スパッタ等によりＭｏ Ｓ １２膜４ ｆ ２００ ｎ
ｍ蒸着する（工程（ｂ）ン。形成した二層膜３および４
を、ＣＣｌ４＋０２等のガスを用いたドライエッチ法で
選択的に除去し、ゲート電極及びＳ １０２膜８上の配
線とする。
次に、Ｎ２又はＮ２＋Ｈ２中で６００℃３０分の予備熱
処理ケした後、Ｎ２中１０００℃、３０分高温熱処理し
、二層膜の配線抵抗會下げる（工程（Ｃ））。
処理ケした後、Ｎ２中１０００℃、３０分高温熱処理し
、二層膜の配線抵抗會下げる（工程（Ｃ））。
この後、二層膜からなるゲート電極ヲマスクとし、基板
１と反対導電型を形成する不純物全１×１０１５〜１×
１０１６／ｃλ注入し、ソース・ドレイン領域９を形成
し、ＣＶ Ｄ Ｓ １０２膜１０ｆｃ堆積して、さらに
Ｎ２中９００℃６Ｑ分の熱処理をする（工程（ｄ））。
１と反対導電型を形成する不純物全１×１０１５〜１×
１０１６／ｃλ注入し、ソース・ドレイン領域９を形成
し、ＣＶ Ｄ Ｓ １０２膜１０ｆｃ堆積して、さらに
Ｎ２中９００℃６Ｑ分の熱処理をする（工程（ｄ））。
ＣＶ Ｄ Ｓ １０２ ’膜１０の−＠全開口し、八Ｑ
／Ｓｉ 電極７（ｉ７設けて工程を終了する（工程（ｅ
））。
／Ｓｉ 電極７（ｉ７設けて工程を終了する（工程（ｅ
））。
この工程においても前記の実施例の様に、予備熱処理温
度を６００℃〜９００℃程度としてよく、壕だ、予備熱
処理、高温熱処理の両方、又は高温熱処理のみｆ ＣＶ
Ｄ Ｓ １０２形成後に行うことができる。しかし、
ゲート長が短くソース・ドレイン接合深さＩＡ’＜保つ
だめには、第２図実施例の様に、工程（Ｃ）で高温熱処
理全終了し、ソース・ドレイン形成後は低温のみで熱処
理して不純物拡散をおさえる方が優れている。
度を６００℃〜９００℃程度としてよく、壕だ、予備熱
処理、高温熱処理の両方、又は高温熱処理のみｆ ＣＶ
Ｄ Ｓ １０２形成後に行うことができる。しかし、
ゲート長が短くソース・ドレイン接合深さＩＡ’＜保つ
だめには、第２図実施例の様に、工程（Ｃ）で高温熱処
理全終了し、ソース・ドレイン形成後は低温のみで熱処
理して不純物拡散をおさえる方が優れている。
なお実施例は、１種類の型（Ｎチャンネル又はＰチャン
ネルンのトランジスタを含む回路装置について示したが
、０Ｍ０３回路においても、全く同様の製造方法が適用
できる。前述した様に高融点金属シリサイド／ ｐｏｌ
ｙ Ｓｔ 二層ゲート構造におけるゲート酸化膜耐圧劣
化現象は、シリサイドがＭｏ Ｓ ｉ ２の場合だけで
なく、ＷＳｉ２．ＴｉＳｉ２．ＴａＳｉ２等他のシリサ
イド、Ｍｏ、Ｗ、Ｔｉ 、Ｔａ等の高融点金属を用いた
場合にも共通の現象であり、ｐｏｌｙ Ｓｉの膜厚を厚
くすれば、制圧劣化を防止できることが実験から明らか
にされている。これらシリサイドや高融点金属の融点、
Ｓｉとの共晶温度、ｐｏｌｙｓｉとの熱処理による反応
機構はすべて類似している等、熱的性質に根本的な差は
ない。従って、ＭｏＳ １２以外のシリサイド、又は高
融点金属と膜厚の薄いｐｏｌｙ Ｓｉの二層構造ゲート
におけるゲート酸化膜耐圧劣化を防止するためにも、本
発明による低温。
ネルンのトランジスタを含む回路装置について示したが
、０Ｍ０３回路においても、全く同様の製造方法が適用
できる。前述した様に高融点金属シリサイド／ ｐｏｌ
ｙ Ｓｔ 二層ゲート構造におけるゲート酸化膜耐圧劣
化現象は、シリサイドがＭｏ Ｓ ｉ ２の場合だけで
なく、ＷＳｉ２．ＴｉＳｉ２．ＴａＳｉ２等他のシリサ
イド、Ｍｏ、Ｗ、Ｔｉ 、Ｔａ等の高融点金属を用いた
場合にも共通の現象であり、ｐｏｌｙ Ｓｉの膜厚を厚
くすれば、制圧劣化を防止できることが実験から明らか
にされている。これらシリサイドや高融点金属の融点、
Ｓｉとの共晶温度、ｐｏｌｙｓｉとの熱処理による反応
機構はすべて類似している等、熱的性質に根本的な差は
ない。従って、ＭｏＳ １２以外のシリサイド、又は高
融点金属と膜厚の薄いｐｏｌｙ Ｓｉの二層構造ゲート
におけるゲート酸化膜耐圧劣化を防止するためにも、本
発明による低温。
高温二段熱処理は有効である。
発明の効果
以上実施例に示した様に、本発明は二層ゲート構造にお
いて、低温、高温の二段熱処理することによって、ｐｏ
ｌｙ Ｓｉ膜厚が従来より薄い場合でもゲート酸化膜の
絶縁耐圧歩留りを著しく改善することができる。従って
本発明によれば、ｐｏｌｙ Ｓｉの膜厚を薄くして、二
層ゲートの総膜厚を薄くできるから、二層ゲート自体の
サイドエッチが軽減でき、微細加工が容易になると共に
、二層ゲート膜段差による上部アルミニウム配線の断線
、ショート等の欠点を除去でき、半導体装置の製造歩留
り向上にその効果を発揮するものである。
いて、低温、高温の二段熱処理することによって、ｐｏ
ｌｙ Ｓｉ膜厚が従来より薄い場合でもゲート酸化膜の
絶縁耐圧歩留りを著しく改善することができる。従って
本発明によれば、ｐｏｌｙ Ｓｉの膜厚を薄くして、二
層ゲートの総膜厚を薄くできるから、二層ゲート自体の
サイドエッチが軽減でき、微細加工が容易になると共に
、二層ゲート膜段差による上部アルミニウム配線の断線
、ショート等の欠点を除去でき、半導体装置の製造歩留
り向上にその効果を発揮するものである。
第１図（ａ）〜（ｄ）は、本発明の方法に従ってＭＯＳ
キャパシタを製造する工程の断面図、第２図（、）〜（
、）は、本発明の方法に従ってＭＯ３型集積回路を製造
する工程の断面図である。 １・・・・・・半導体基板、２・・・・・ゲート酸化膜
、３・・・・・・ｐｏｌｙ Ｓｉ、 ４ ＝・−・・Ｍ
ｏＳｉ２．５，１０−−−−・−ＣＶ ＤＳ １０２膜
、６・・・・・コンタクト窓、７・・・・・アルミ電極
、８・・・・・・厚いＳ ｉ０２膜、９・・・・ソース
−ドレイン０ 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ２ 第 ２ 図
キャパシタを製造する工程の断面図、第２図（、）〜（
、）は、本発明の方法に従ってＭＯ３型集積回路を製造
する工程の断面図である。 １・・・・・・半導体基板、２・・・・・ゲート酸化膜
、３・・・・・・ｐｏｌｙ Ｓｉ、 ４ ＝・−・・Ｍ
ｏＳｉ２．５，１０−−−−・−ＣＶ ＤＳ １０２膜
、６・・・・・コンタクト窓、７・・・・・アルミ電極
、８・・・・・・厚いＳ ｉ０２膜、９・・・・ソース
−ドレイン０ 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ２ 第 ２ 図
Claims (2)
- （１）半導体基板に形成された絶縁膜上に、半導体膜全
被着し、さらに、前記半導体膜上に少なくとも金属又は
前記金属と半導体との化合物の１種を被着して二層膜と
する工程と、前記二層膜を選択的に除去し、パターンを
形成する工程と、前記二層膜形成後における最高温度で
熱処理？行う前に、前記温度より低い温度で予め熱処理
する工程を含むことを特徴とする半導体装置の製造方法
。 - （２）半導体膜が多結晶シリコンであり、金属及び金属
と半導体との化合物がそれぞれ高融点金属。 高融点金属シリサイドであることを特徴とする特許請求
の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58108739A JPS60737A (ja) | 1983-06-16 | 1983-06-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58108739A JPS60737A (ja) | 1983-06-16 | 1983-06-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60737A true JPS60737A (ja) | 1985-01-05 |
Family
ID=14492294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58108739A Pending JPS60737A (ja) | 1983-06-16 | 1983-06-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60737A (ja) |
-
1983
- 1983-06-16 JP JP58108739A patent/JPS60737A/ja active Pending
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