JPH07114212B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にショットキ
接合ゲート形電界効果トランジスタおよび配線及びそれ
を一構成素子とする半導体集積回路の製造方法に関する
ものである。

〔従来の技術〕

従来、ショットキ接合ゲート形電界効果トランジスタ
（以下MES FETと略記）、特に、砒化ガリウム（以下GaA
sと略記）を用い、MES FETを一構成要素とする集積回路
（以下GaAs ICと略記）においては、一般に第２図に示
すようなMES FETの構造が用いられている。第２図にお
いて、201は半絶縁性GaAs基板、202はGaAs能動層、203
はゲート電極、204はソース電極、205はドレイン電極を
示す。第２図に示すMES FETの構造に於ては、その性能
を向上させるに、ゲート電極端からソース電極下および
ドレイン電極下までのGaAs能動層の厚さおよびそのキャ
リア濃度を高くし、寄生抵抗の低減を計っている。しか
しながら、かかるMES FETの構造では、ゲート長を短く
し、さらにその性能の向上を計る際、ゲート電極下の半
絶縁性基板にも電流が流れることにより生じる短チャネ
ル効果により、そのゲート長の短縮には限界がある。一
般に第２図に示すMES FETのゲート長の短縮限界は約2.0
μｍであり、その時MES FETの性能の一指標である相互
コンダクタンス（以下gmと略記）は約70mS/mmである。

第２図に示すMES FETの短チャネル効果はゲート電極短
からソース電極下およびドレイン電極下までのGaAs能動
層の厚さがゲート電極下のチャネル層の厚さより厚いこ
とにより加速されているので短チャネル効果を緩和する
方策として、第３図に示すような、気相成長法によりGa
Asオーミック電極領域層を追加形成する方法により製造
されるMES FET構造が考えられる。第３図は短チャネル
効果を抑制するためのMES FET構造を示し、第３図
（ａ）はその平面図、第３図（ｂ）は第3A（ａ）のAA′
線における断面図を示す。第３図において301は半絶縁
性GaAs基板、302はGaAs層、303はゲート電極、304はソ
ース電極、305はドレイン電極、306は第一の絶縁膜より
なる側壁、307はGaAsオーミック電極領域層である。第
３図に示すMES FET構造においては短チャネル効果はゲ
ート長が0.5μｍ迄現われず、MES FETの性能を大幅に向
上させうる。例えばMES FETではゲート長0.5μｍにおい
て、約130mS/mmである。

第３図に示すMES FETの構造を実現する方法は、GaAsオ
ーミック電極領域層307を形成する観点から大きく２つ
に分けられる。第一の方法はゲート電極303および側壁
を形成後、GaAs基板全面にGaAsオーミック電極領域層を
形成した後、必要な領域のみ残して、GaAsオーミック電
極領域層をエッチング除去する方法である。エッチング
除去の方法としてはウェットエッチングとドライエッチ
ングがあるが、後者はGaAsとゲート電極金属との選択比
を大きく探ることができないため、ウェットエッチング
が多く用いられる。第３図に示す構造においては、GaAs
オーミック電極領域層の側壁306に接した近傍において
は、その結晶性が悪く、結晶密度も粗であるため、GaAs
オーミック電極領域層のウェットエッチング除去の際、
側壁306に接した近傍のGaAsオーミック電極領域層のエ
ッチング速度が速いためGaAsオーミック電極領域層の不
必要な領域を除去している間に、エッチング液が側壁に
そって入り込み、GaAs能動層までもエッチングしてしま
う欠点があった。

一方、第二の方法は、GaAsオーミック電極領域層を選択
的に形成しようとするもので、例えばシリコン酸化膜等
の絶縁膜で、GaAsオーミック電極領域層を形成すべき領
域を除いて、GaAs基板を覆い、例えば有機金属熱分解法
（以後MOCVD法と略記）により、GaAsオーミック電極領
域層を形成するものである。本方法では、必要な領域に
のみGaAsオーミック電極領域層を形成しようとするた
め、GaAs ICには適当な方法である。しかしながら、本
方法においては、GaAsオーミック電極領域層を形成すべ
き領域の大きさ，配置により、GaAsオーミック電極領域
層の厚さが各領域により異なるのみではなく、ゲート電
極上やマスクとして用いた絶縁膜上にGaAs多結晶が成長
してしまう。いわゆるパターン粗密効果もしくはレイア
ウト効果が生じ欠点がある。このパターン粗密効果はGa
Asオーミック電極領域層の合計の形成面積が大きい場合
には現れない。

又従来第一層の配線はゲート電極を形成する際にゲート
電極と同じ物質にて同時に形成されていた。第３図に示
すMES FETの構造を実現する方法として第一の方法を採
った場合、第一層の配線が例えばGaAs基板に接っしてい
る部分及びその直近に於いてGaAs基板にストレスが加わ
っている為ウェットエッチに依り、GaAs基板が増速エッ
チングされ第４図に示す様に第一層配線の周囲に溝を形
成する事ができた。この方法に依り、第一層の配線の接
地面積が減少し、更には電界の集中し易い配線のエッヂ
部分が空中に浮く為配線の容量を少なくできるという利
点があった。

しかしながら第二の方法を採った場合、以上述べてきた
配線形成に於ける利点を生かす事はできなかった。

〔発明が解決しようとする問題点〕

従って、上述した第３図に示す従来のGaAs MES FETの製
造方法においては、GaAs基板全面にGaAsオーミック電極
領域層を形成した後エッチング除去する第一の方法でウ
ェットエッチングが、側壁近傍のGaAsオーミック電極領
域層の悪い結晶性のため、十分に制御しえない欠点があ
り、必要な領域にのみGaAsオーミック電極領域層を形成
する、いわゆる選択成長法を用いる第二の方法ではパタ
ーン粗密効果があり、GaAs ICには適用しえない方法で
ある。

又、第二の方法で配線の周囲に溝が形成されず、配線容
量の低減化が計れない方法であり、第一の方法では溝は
形成されるがGaAs MES FETの形成に於いてGaAs能動層を
もエッチングしてしまう欠点があった。

〔問題点を解決するための手段〕

本発明の目的は高性能なMES FET,ダイオード等の半導体
基本素子を、ICに適した製造方法により実現するもので
あり、本発明によれば、絶縁性基板若しくは半導体基板
上に半導体能動層を形成する工程と、半導体能動層上に
ゲート電極を形成する工程と、少なくともゲート電極と
基板及び半導体能動層を覆う様に第１の絶縁膜を被着す
る工程と、第２の絶縁膜を半導体能動層の領域を囲むよ
うに第１の絶縁膜上に形成する工程と、少なくとも半導
体能動層上にあるゲート電極の側壁と第２の絶縁膜直下
に存在する第１の絶縁膜が残り他の部分の半導体能動層
及び基板が露出する様に第１の絶縁膜を除去する工程
と、半導体能動層上及び第２の絶縁膜の外側に露出する
基板上にオーミック電極領域層を形成する工程と、第１
の絶縁膜によって囲まれた領域を少なくとも覆うように
マスクした後、マスク外のオーミック電極領域層を除去
する工程と、残存するオーミック電極領域層上に電極を
形成する工程とを含む半導体装置の製造方法が得られ
る。

〔実施例〕

次に、本発明について図面を参照して説明する。第１図
は本発明の一実施例であり、第１図において、（ａ−
１），（ｂ−１），（ｃ−１），…は平面図を、（ａ−
２），（ｂ−２），（ｃ−２），…は各平面図のAA′に
おける断面図を示す。第１図（ａ−１），（ａ−２）に
おいて例えば、クロムをドープしたGaAsである絶縁性基
板101に例えばイオン注入法により、例えばシリコンを
注入し、ポストイオン注入アニールを施すことにより、
ｎ形GaAs層である半導体能動層102を形成する。ここ
で、半導体基板としてシリコンを用いる場合には、半導
体能動層102と反対の伝導型を示す半導体基板を用いる
必要がある。また、半導体能動層102の形成には、他
の、例えば気相成長法等を用いても本発明の主旨を損う
ものではない。次に第１図（ｂ−１），（ｂ−２）に示
すように、例えばゲート電極103として、タングステン
を、前記半導体能動層102を含む絶縁性基板上に被着し
た後、写真食刻法を用いて少くともゲート電極の一部
が、半導体能動層領域を２つに分けるように形成する。
この時、一方の半導体能動層領域がソース電極領域に他
方がドレイン電極領域になる。次に、第１図（ｃ−
１），（ｃ−２）に示すように、ゲート電極103,半導体
能動層102,絶縁性基板101を覆うように、第一の絶縁膜1
06を被着した後、前記の半導体能動層領域（第１図（ｃ
−１）において破線で囲まれた領域）を囲むように、第
二の絶縁膜108を形成する。ここで、例えば写真食刻法
により形成されるホトレジスト膜を第二の絶縁膜として
用いてもよい。次に第１図（ｄ−１），（ｄ−２）に示
すように、異方性ドライエッチングを施して、第二の絶
縁膜を、マスクにして、第一の絶縁膜をエッチングする
と、第二の絶縁膜の下の第一の絶縁膜、およびゲート電
極103の側壁に被着した第一の絶縁膜が残るように第一
の絶縁膜を除去することができる。ゲート電極の側壁に
第一の絶縁膜が残ることは、ゲート電極の側壁において
第一絶縁膜のえん直方向の厚さが他の部分に比べて厚く
なることにより、容易に理解される。次に第１図（ｅ−
１），（ｅ−２）に示すように、気相成長法、例えばト
リメチルガリウムおよびトリメチル砒素を用いた熱分解
法によりGaAsを成長させると、露出された絶縁性基板10
1と、半導体能動層102の上に、本実施例においてはGaAs
であるオーミック電極領域層107が形成される。セレ
ン，イオウ等の不純物を導入すると、オーミック電極領
域層はn⁺型半導体能動層となり、非常に小さな比抵抗を
示す。また、オーミック電極領域層の成長するGaAs領域
が広いために、ゲート電極上および第一の絶縁膜上に多
結晶GaAsが形成されることもなく、各領域に均一な厚さ
の、第二の半導体能動層を形成することができ、パター
ン粗密効果は現われない。第二の絶縁膜が本実施例の場
合のようにホトレジスト等の有機物である場合には、第
二の絶縁膜を除去して後、オーミック電極領域層を形成
する必要がある。有機物である第二の絶縁膜がある状態
でオーミック電極領域層を形成すると、有機物が分解
し、オーミック電極領域層の結晶性を劣化させ、またそ
の導電型が反転する不具合が生じる。第二の絶縁膜が無
機物で、半導体能動層の形成時に温度においてその状態
が変わらないものであれば、残したままで、オーミック
電極領域層を形成してもよい。次に、第１図（ｆ−
１），（ｆ−２）に示すように第一の絶縁膜で囲まれた
領域以外の領域に形成されたオーミック電極領域層を除
去する。この際、例えば、ホトレジストの周囲が第一の
絶縁膜上に位置するような状態で、第一の絶縁膜で囲ま
れた領域のオーミック電極領域層をホトレジストで覆っ
たのち、例えば硫酸を用いたエッチング液を用いてオー
ミック電極領域層を除去すればよい。次に第１図（ｇ−
１），（ｇ−２）に示すようにゲート電極103をはさん
で一方のオーミック電極領域層領域上に、ソース電極10
4を、他方のオーミック電極領域層領域上にドレイン電
極105を形成し、MES FETを構成する。第一の絶縁膜で囲
まれた以外の領域には、オーミック電極領域層がないた
め、GaAs ICを形成する場合必要となる配線も、絶縁性
基板上に形成することができる。また、オーミック電極
領域層をエッチング除去する際、マスクとしてのホトレ
ジストは第一の絶縁膜上に形成されるため、ウェットエ
ッチングに際し、エッチング液がゲート電極の側壁に沿
って進み、ソースおよびドレイン領域のオーミック電極
領域層および半導体能動層をエッチングして、犯すこと
はない。

又、本発明の一実施例としてゲート電極を形成する際に
ゲート電極と同じ物質、例えばタングステンにて絶縁性
基板101上、例えば絶縁性GaAs基板上に配線109を同時に
形成しても良い。この場合第１図（ｂ−１），（ｂ−
２）に於ける配線109の状態は第１図（ｈ−１），（ｈ
−２）に示される。配線109は半導体能動層領域102外に
形成される。次に第１の絶縁膜106及び第２の絶縁膜108
が形成された時、すなわち第１図（ｃ−１），（ｃ−
２）の時の配線の状態は第１図（ｉ−１），（ｉ−２）
に示される。配線109も覆う様に第１の絶縁膜106は形成
され、第２の絶縁膜108は配線109を覆わないように形成
される。次に第１の絶縁膜108がエッチングされた時、
すなわち第１図（ｄ）（ｄ）′の時の配線109の状態は
第１図（ｊ−１），（ｊ−２）に示される。配線109の
側壁部にもゲート電極103と同様第１の絶縁膜106が残
る。次にオーミック電極領域層107例えば、GaAs能動層
が形成された状態、すなわち第１図（ｅ−１），（ｅ−
２）の時の配線109の状態は第１図（ｋ−１），（ｋ−
２）に示される。この時もやはりオーミック電極領域層
107が成長するGaAs領域が広い為に配線109上に多結晶Ga
Asが形成される事もなく、パターン粗密効果の防止は保
たれる。次に第１の絶縁膜106で囲まれた領域以外の領
域に形成されたオーミック電極領域層107が除去された
状態、すなわち第１図（ｆ−１），（ｆ−２）に於ける
配線109の状態は第１図（ｌ−１），（ｌ−２）に示さ
れる。この時に配線109が絶縁性基板101に接している部
分及びその直近に於いて絶縁性基板101にストレスが加
わっている為絶縁性基板101が増速エッチングされ配線1
09の周囲に溝110が形成される。この溝の形成に依り、
配線の接地面積が減少し、更には電界の集中し易い配線
のエッヂ部分が空中に浮く為配線の容量が低減できる効
果がある。

以上の様にMES FETの形成と同時に配線の形成を行なっ
ても何の矛盾も無く低容量の配線を形成する事ができ
る。

〔発明の効果〕

以上説明したように、本発明は気相成長法による選択エ
ピタキシャル成長により、MES FETのソースおよびドレ
イン領域に高いキャリア濃度を有し比抵抗の小さな能動
層を形成して、MES FETの寄生抵抗を低減せしめ、高性
能にすることができるとともに、選択エピタキシャル成
長に伴う欠点であったパターン粗密効果が防止できる。
又、同時に配線の容量も低減下できる為集積回路にも適
した製造方法である。

本製造方法では、ソースおよびドレイン領域の能動層が
ゲート電極下のチャネル層より深くは形成されないた
め、短チャネル効果による特性の劣化を防ぐことができ
る。

また、本発明の実施例からも容易に類推しうるようにGa
Asに限定されることはなく、シリコン等の他の半導体に
も本発明は適用しうるものである。

第３の示す本発明の実施例により、短チャネル効果を示
さないゲート長の短縮限界は0.5μｍまでになり、その
時、MES FETのgmは約140mS/mmを得た。

【図面の簡単な説明】

第１図は本発明の一実施例を示し第１図の（ａ−１）〜
（ｌ−１）は平面図、第１図の（ａ−２）〜（ｌ−２）
は第１図の（ａ−１）〜（ｌ−２）の図中のＡ−Ａ′線
に於ける断面図である。第２図は従来方法に依る半導体
装置の断面図、第３図は従来技術を説明する為に用いる
もので（ａ）が半導体装置の平面図、（ｂ）は（ａ）の
Ａ−Ａ′線に及ける断面図である。又第４図も従来技術
の説明図である。 101……絶縁性基板、102……半導体能動層、103,203,30
3,……ゲート電極、104,204,304……ソース電極、105,2
05,305……ドレイン電極、106,306,403……第１の絶縁
膜、107……オーミック電極領域層、108……第２の絶縁
膜、109,402……配線、110,404……溝、201,401……半
絶縁性GaAs基板、202……GaAs能動層、302……GaAs層、
307……GaAsオーミック電極領域層。

Claims (1)

【特許請求の範囲】
1. 【請求項１】絶縁性基板若しくは半導体基板上に半導体
   能動層を形成する工程と、該半導体能動層上にゲート電
   極を形成する工程と、少なくとも該ゲート電極と前記基
   板及び前記半導体能動層を覆う様に第１の絶縁膜を被着
   する工程と、第２の絶縁膜を前記半導体能動層の領域を
   囲むように前記第１の絶縁膜上に形成する工程と、少な
   くとも前記半導体能動層上にあるゲート電極の側壁と前
   記第２の絶縁膜直下に存在する前記第１の絶縁膜が残り
   他の部分の前記半導体能動層及び前記基板が露出する様
   に前記第１の絶縁膜を除去する工程と、前記半導体能動
   層上及び前記第２の絶縁膜の外側に露出する前記基板上
   にオーミック電極領域層を形成する工程と、前記第１の
   絶縁膜によって囲まれた領域を少なくとも覆うようにマ
   スクした後、マスク外の前記オーミック電極領域層を除
   去する工程と、残存する前記オーミック電極領域層上に
   電極を形成する工程とを含むことを特徴とする半導体装
   置の製造方法。