JPS6079391A - 表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 扼亙公Ｉ 本発明は表示制御装置、とくに陰極線管（ＣＲＴ）才ろ などの表示をリフレッシγ方式の表示装置にラスク走査
によって文字や図形などの画像を表示する表示制御装置
に関するものである。

【末兼遺 このような表示制御装置は通常、映像メモリを有し、こ
れから画素データを取り出して映像信号として表示装置
に出力する。このような表示制御装置は、映像メモリ（
、ＶＲＡＭ）、ＶＲＡＭアドレス回路、および表示装置
の同期発生回路をも含めて汎用のＬＳＩ　として入手可
能である。

ラスク走査方式の表示制御装置では映像メモリに画素単
位でデータが格納される。これは、キャラクタ中位で表
示データを蓄積する方式に比べて、文字の他に図形を表
示できる長所がある反面、画素データをリライトする速
度が遅い欠点がある。つまり、１画面分の画素を構成す
るデータの量が多いので、それらを書き換えるには比較
的長時間を要する。これは、とくに画面をスクロールす
る際に顕著である。たとえば、ある市販のＬＳＩではス
クロールに１秒近くを要するものがあり、表示装置の操
作性を低下させている。

このスクロール時間を短縮するために１画面を構成する
各水平走査線ごとにそのＶＲＡＭ上における画素データ
の先頭アドレスを指定するラスタポインタをメモリ内の
ある領域に設け、スクロールの際は１画面分の画素メモ
リ全体を更新するのではなく、ラスタポインタの内容、
すなわち各水平走査線の先頭アドレスのみを書き換える
方式がある。この方式は、前述の汎用ＬＳＩを利用でき
ないので、　ＣＲＴ制御機能をランダム布線論理にて実
現しなければならなかった。この制御機能は比較的複雑
であるので、その制御回路は構成が複雑で、表示制御装
置も大型のものとなってしまう。

■−−的 本発明はこのような従来技術の欠点を解消し、文字のみ
ならず図形も表示できるラスタ走査方式の長所を生かし
、かつ簡略な装置構成で画面の更新が高速に行なえる表
示制御装置を提供することを目的とする。

俟−羞 本発明の構成について以下、一実施例に基づいて説明す
る。

第１図を参照すると、本発明による表示制御装置め実施
例では、たとえばマイクロプロセッサなどの処理装置ｌ
Ｏと、たとえばＣＲＴなどの表示装置１２との間に表示
制御装置が接続され、この表示制御装置は映像メモリ回
路１００およびシーケンサ回路２００で構成されている
。表示装置１２はラスタ走査によって文字や図形などの
画像を表示するものである。

映像メモリ回路ｌＯＯは、後述のようにラスタ走査によ
る画面を形成する画素データを蓄積するメモリを備え、
処理装置ｌＯに対してはアドレスノース１４およびデー
タバス１６によって接続され１表示装置１２に対しては
映像信号ＶＩＤＥＯを転送する接続線１８、および同期
制御信号等を転送する接続線２０などによって接続され
ている。シーケンサ回路２００は、映像メモリ回路１０
０の動作を制御する制御回路であり、後述のようにその
制御機能はＲＯＭに蓄積されたタイミング制御論理によ
って実現されている。これは、映像メモリ回路１００に
対しては多線の制御線２２によって接続され、また表示
装置１２に対しては同期制御信号等を転送する接続１ｉ
２８などによって接続されている。また、シーケンサ回
路２００に対し、外部のビデオクロック信号ＶＣＩＪが
制御線２４によって入力される。なお、本発明の理解に
直接関係のない他の接続線などは、図の複雑化を避ける
ため図示を省略しである。

第２図を参照すると、第１図と同じ構成要素は同一の参
照符号で示されているが、処理装置ｌＯのｃｐｕ　３ｏ
からアドレスラ・ンチ３２を介して伸びるアドレスバス
１４はＲＡＭ　１０２のアドレス入力１０４に接続され
、これにはまた、ゲー）　ｌＯｆ！　、　１０Ｂおよび
１８０の出力も接続されている。ＣＰＵ　３０から双方
向データバッファ３４を介して伸びるデータバス１６は
ＲＡＭ　１０．２のデータ入力１６４にゲート＋１４を
介して接続され、これにはまたゲート１１２の出力も接
続されている。これらのアドレスラ・ンチ３２、データ
バッファ３４、ならびにゲート１０８，１０８，１１２
，１１４および１９０などはシーケンサ回路２００の制
御出力２２および２Ｂによって付勢および消勢される。

ゲート１０Ｂおよび１０Ｂを例にとれば、これらはそれ
ぞれ信号ＡＲＭおよびＡＲによって動作することがわか
る。

ＲＡＭ　１０２は、第４図に示すように主として映像メ
モリ１１６に使用され、これには表示装置１２にラスタ
走査方式で表示される１画面分の画素データが各水平走
査線対応の記憶位置に蓄積される。また、後述するよう
にラスタポインタ１１８およびラスタカウンタ１２０の
領域としても使用される。このようにラスタポインタ１
１８およびラスタカウンタ１２０等、管理メモリマツプ
も映像メモリｔｔＳと同一のメモリチップの記憶領域を
使用することで、そのためのアクセス回路の構成が単純
化される。ＲＡＭ　１０２はその他、ＣＰＵ　１０のワ
ークエリアに使用してもよい。

ＲＡＭ　１０２のデータ出力１２２はゲート１１２の入
力１２４、シフトレジスタ（Ｒ１）１２ｆｌの入力１２
８．および並直列変換回路１３０の人力１３２にそれぞ
れ接続されている。並直列変換回路１３０は、シーケン
サ回路２００の制御出力信号ＶＬ口に応動して入力１３
２のデータをロードし、同ＶＣＬＫに応動してこれを直
列信号に映像信号として出力１３４に出力するシフトレ
ジスタ回路である。

シフトレジスタ１２Ｇはシーケンサ回路２００の制御出
力信号ＲＬ１に入力１２１１のデータがロードされ、そ
の出力１３Ｂはカウンタ（Ｒ２）１３８の入力１４Ｇ。

およびビデオアドレスカウンタ（ＶＡＣ）　１４２の人
力＋４４に接続されている。ビデオアドレスカウンタ１
４２はＲＡＭ　１０２のアドレスカウンタであり、その
出力１４Ｂはゲート１０８に接続されている。ビデオア
ドレスカウンタ１４２へのデータロードはシーケンサ回
路２００の制御出力信号ＲＴＨによって、またカウンタ
１３８へのデータロードはシーケンサ回路２００の制御
出力信号ＲＬ２によって、またその計数は同ＲＣυによ
って行なわれる。カウンタ１３８の出力１４８はゲート
１５０の入力１５２．比較回路１５４の一方の入力１５
Ｂおよびゲート１０８の入力１５８にそれぞれ接続され
ている。ゲー）　１５０はシーケンサ回路２００の制御
出力信号ＲＴＭによって動作し、その出力１８０はゲー
ト＋１４の出力１８２とともにＲＡＭ＋０２のデータ入
力１［１４に接続されている。

比較回路１５４は、カウンタ１３８の計数値を設定値と
比較し、両者が一致するとその出力にあるフリップフロ
ップ（ＦＦ）１８１３および１８８を駆動する。

比較の基準データは比較回路１５４の他方の入力１７４
に入力される。これは、固定でもよいし、また、手操作
スイッチで半固定的に設定可能であってもよく、または
ＣＰＵ３０から設定可能であってもよい。後述のように
本実施例では、ビデオゲート信号ＶＧＴが画素期間１９
７から８３８までにわたって高レベルになるように基準
データが設定される（第８図）０両入力１５８および１
７４の一致によって垂直同期信号ＶＳＹおよびビデオゲ
ート信号ＶＧＴが形成される。垂直同期信号ＶＳＹは接
続線２０によって表示装置１２に供給される。ビデオゲ
ート信号ＶＧＴは＾ＮＮロー−１７０の他方の入力１７
２に接続され、ＡＮＤゲー）　１７０の出力１８は有効
な映像信号ＶＩＤＥＯとして表示装ｆｉ１２に供給され
る。

映像メモリ回路２００の各部を制御するタイミング制御
信号を発生するシーケンサ回路２００は、本実施例では
第３図に示すように、カウンタ２０２゜ＲＯＭ　２０４
．ラッチ２０θ、およびデコーダ２０８などで構成され
る。

本実施例は１表示装−１２の表示画面が４ＱＯ本の水平
走査線にて構成され、１本の水平走査線（’１）１）が
６４０画素にて構成される例に適用される。勿論、本発
明はこれに限定されるものではなく、他のいかなる数値
のものにも有利に適用されることは言うまでもない、Ｒ
ＯＭ　２０４は、１）１期間に相当する記憶位置を有す
るが、１）１期間の有効画素数８４０に水平帰線期間に
相当する１８７の画素期間を加えた８３８の記憶位置す
なわち有効アドレスを有する。したがってカウンタ２０
２は、ビデオのドツトクロックＣＬＫに応動してこの８
３８のアドレスを順次指定するように計数歩進するカウ
ンタである。

また、有効水平走査線は４００木であるが、これに垂直
帰線期間２４Ｈ分を加えた４２４Ｈが１垂直走査期間（
ｔＶ）である。したがって、第４図に示すように、映像
メモリ回路１００の映像メモリ１１１３は４２４Ｈ相当
分の記憶領域を占め、これに対応してラスクポインタ＋
１８は、Ｉ■が２つの記憶位置に対応している。

シーケンサ回路２００に戻って、ラッチ２０６はＲＯＭ
　２０４の出力データを蓄積保持する。その保持データ
の一部は接続線２２および２Ｂを通してそれぞれ映像メ
モリ回路１００およびＣＲＴ表示装置１１１２に出力さ
れ、その他はデコーダ２０８に出力される。デコーダ２
０Ｂは、ラッチ２０６の出力データを展開して様々なタ
イミング制御信号としてやはり接続線２２および２Ｂを
通してそれぞれ映像メモリ回路＋００およびＣＲ７表示
装置１２に出方される。つまり、第２図について説明し
た多数のタイミング制御信号、たとえばカウンタ１３８
のデータロード信号ＲＬ２などが接続線２２および２６
から出力される。

カウンタ２０２はクロックＣＬＫに応動して歩進し、Ｒ
ＯＭ　、２０４のアドレスを０から８３７まで巡回的に
順次指定してゆく。すなわちＩＨ期間を巡回的に歩進す
る。　ＲＯＭ　２０４には、ＩＨ期間に含まれる各画素
期間に対応して接続線２２および２６がら出力すべき様
々なタイミング制御信号がその原始データの形で対応ア
ドレスに格納されている。したがって、各アドレスを順
次指定することによって接続線２２および２Ｂには前述
の様々なタイミング制御信号が適切なタイミングで出方
され、これに応じて映像メモリ回路１００の各部や表示
装置１２が動作することになる。たとえば垂直同期信号
Ｈ９Ｙは、第８図に示すようなタイミングで形成され、
本実施例では水平帰線期間が画素期間８３７ないし５４
にわたることを表示している。また、これらのタイミン
グ制御信号のいくつかはＣＰＵ　３０の各回路の制御に
も使用される。これらのタイミング条件は、使用する表
示装置１２の仕様に応じてＲＯＭ　２０４の記憶内容を
書き換える（またはＲＯＭを交換する）ことによって容
易に変更することができる。

前述したＩＨ期間における８３８の画素期間は、１６の
画素期間を単位とするサイクルに分割されている・した
がって、第５図に示すようにＩＨ期間は５３サイクルで
構成される。そのうち、第１１サイクルないし第５０サ
イクルは表示画面の更新に、第５１サイクルおよび第５
２サイクルはＶＡＣ１４２の更新に使用され、残りの第
Ｏサイクルないし第１Ｏサイクルは、たとえばＤＭＡ　
（直接メモリアクセス）制御、フロッピーディスクやプ
リンタ等の入出力制御、およびＣＰＵ制御などの外部制
御に有利に割り当てられる。また後述のように、画面更
新期間においてもその一部をＣＰＵ　３０による制御に
使用しており、その場合、シーケンサ回路２００．なら
びに映像メモリ回路１００のレジスタおよびカウンタな
どの遊休回路要素をＣＰｏ　３０のタスク処理に使用す
ることができる。

第４図の機能図および第６図のタイムチャートを参照す
ると、映像メモリ１１６のアドレスのセットは、水平帰
線期間の一部、すなわち第５図に示す第５１および５２
サイクルにおいて次のようにして行なわれる。なお、両
図において（）内の番号は対応した動作を示す。また、
第６図の最上部の数字は画素期間を示し、これから、前
述のように１サイクルが１８画素期間からなっているこ
とがわかる。

このモードではＣＣＹおよびＣＢＹが第６図の状態とな
り、まずタイミング（アドレスバス）制御信号ＡＲＣで
ＲＡＭ　１０２におけるラスタカウンタ＋２０のアドレ
スが指定される　（１）。これは、ゲー）　１！１１０
により出力され、人力情報として固定的な情報１９２と
シーケンサからの情報１ｆｌｌｌによる。そのアドレス
で指定されたＲＡＭ　１０２の記憶位置がメモリタイミ
ング信号ＲＡＳおよびＣＡＳで読み出されることによっ
て行なわれる。次にタイミング制御信号ＲＬＩでラスタ
カウンタ１２０からデータｃｎがシフトレジスタ１２Ｂ
にロードされる　（２）。このデータｃｎは、次のタイ
ミング制御信号ＲＬ２でカウンタ１３８にロードされる
　（３）。

カウンタ１３８にロードされたデータｃｎは、タイミン
グ（アドレスバス）制御信号ＡＲによってゲート１０８
を介してアドレスバス１４に出力される。これは、ＲＡ
Ｍ　１０２におけるラスタポインタ１１８のアドレスと
してＲＡＭ　１０２のアクセスに使用される（４）。そ
こで、ラスタポインタ１１８のアドレス指定された内容
ａｎは、タイミング制御信号ＲＬＩによってシフトレジ
スタ１２Ｂにロードされる　（５）。

次にこのデータａｎは、タイミング制御信号ＲＴＨによ
って　ＶＡＣ１４２にロードされる　（６）。

ところでカウンタ１３８の内容ｃｎは、２つのタイミン
グ制御信号ＲＣＵによって２だけ歩進され、ｃｎ＋２と
なる　（７）。ここで２だけ歩進するのは、前述のよう
にＩＨがＲＡＭ　＋０２のラスタポインタ１１８の２つ
の記憶位置に対応しているためである０次にタイミング
制御信号ＶＤＧによって比較回路１５４が＋１勢され、
比較回路１５４においてカウンタ１３８の内容ｃｎ＋２
と設定基準データとの比較が行なわれる（８）。これに
よって垂直同期信号ＶＳＹおよび有効型【自走査期間を
規定するビデオゲート信号ＶＧＴがフリップフロップ１
８１１および１８Ｂによってそれぞれ該当するタイミン
グで形成される。ビデオゲート信号ＶＧＴは、ラスタア
ドレスカウンタの２４〜４２４までの４００ラスク分が
有効映像期間であることを示している。これは比較回路
１５４に設定された基準データに依存する。

これと同じタイミングでタイミング制御信号ＡＲＣがア
ドレスランチ３２を付勢し、これによって同しラスタカ
ウンタ１２０のＲＡＭ　１０２におけるアドレスが指定
される　（９）。そこでタイミング（データバス）制御
信号ＤＲによってゲート１５ｏがオープンされ、カウン
タ　１３８の内容ｃｎ＋２がＲＡＭ　１０２　ノ指定ア
ドレス、すなわちラスタカウンタ＋２０に書き込まれる
。　これは、メモリタイミング信号ＲＡＳおよびＣＡＳ
　、ならびに書込み制御信号ＷＴによって行なわれる。

なおりウンタ１３８の内容ｃｎ＋２はフルカウント、す
なわち本実施例では４２４ｘ２でＯにリセットされる。

この時１ｖ期間が経過したことになる。

次に映像メモリ１１Ｂに蓄積されている画素データにア
クセスしてＶＩＤＥＯ信号として表示装置１２に出力す
る動作を第７図のタイムチャー１・を参照して説明する
。これは、第５図に示す第１１ないし５゜サイクルのそ
れぞれにおいて行なわれる。第７図かられかるように、
動作モードはＯから９画素期間がたとえばフロッピーデ
ィスク制御などのＣＰＵ３０による制御に割り当てられ
、残りの第１０から１５画素期間は、モードＣＣＹが低
レベルになることにより表示画面の更新に割り当てられ
る。

まず、タイミング（アドレスバス）制御信号ＡＲＭによ
ッテＶＡＣ１４２の内容ａｎがＲＡＭ　＋０２のアドレ
ス信号としてアドレスバスに出力される（１１）。

そこで、このアドレス指定された映像メモリ１１Ｂの記
憶位置ａｎの内容、すなわち当該画素の画素データがメ
モリタイミング信号ＲＡＳおよびＧＡＳによって読み出
され、タイミング制御信号ＶＬＤによって並直列変換回
路１３０にロードされる（１２）。

並直列変換回路１３０にロードされた画素データは、シ
フトクロックＶＣＬＫに応動して画素信号速度でシフト
し、順次直列映像信号として出力される。これは、へＮ
Ｏゲー）　１７０において有効水平期間を示すビデオゲ
ート信号ＶＧＴとの論理積をとって１６画素分のＶ　Ｉ
　ＤＥＯ信号として表示装置１２へ順次出力される（１
３）。一方、ＶＡＣ１４２はタイミング制御信号ＲＭＵ
によって１だけ歩進し、次のサイクルにおけるアクセス
、すなわちその走査線における次の１６画素のアクセス
に備える。

飯−課 本発明によればこのように、表示制御装置におけるタイ
ミング制御データを蓄積したＲＯＭを各水平走査ごとに
巡回的に読み出すことによってそのタイミング制御を実
現している。したがって本発明による表示制御装置は、
簡略な装置構成で画面の更新が高速に行なえ、しかも文
字のみならず図形も表示できるラスタ走査方式の長所を
有効に生かしている。

より具体的には、シーケンサの構成が簡略化されるのみ
ならず、映像メモリ（ＶＲＡＭ）の関連制御回路の構成
も簡略化される。これは、従来は多種類、の機能のそれ
ぞれについて制御回路を布線論理で構成していたが、本
発明によれば同じレジスタやカウンタなどの論理回路を
多種類の機能に重複して使用し、これを実現することが
できるためである。この効果は実用上大きい。

【図面の簡単な説明】

第１図は本発明による表示制御装置の実施例を示すブロ
ック図、 第２図は第１図に示す実施例における映像メモリ回路の
構成例を示すブロック図、 第３図は第１因に示す実施例におけるシーケンサ回路の
構成例を示すブロック図、 ｆｔ５４図はｗＳ２図に示す映像メモリ回路の動作を説
明するための機能図、 第５図はｌ水平走査期間における全体動作を説明するた
めの説明図、 第６図は映像メモリ回路におけるメモリアドレスのセッ
ト動作を説明するためのタイミング図、 第７図は映像メモリ回路における映像信号の出力動作を
説明するためのタイミング図、第８図は、シーケンサ回
路および映像メモリ回路にてそれぞれ形成される水平同
期信号およびビデオゲート信号を示すタイミング図であ
る。 −−）の　宝 １２゜１１表示装置 １００、、、映像メモリ回路 １０２、、、ＲＡＭ １ｔｓ、、、映像メモリ ＋１８．、、ラスタポインタ １２０、、、ラスタカウンタ １２６、、、シフトレジスタ １３０、、、並直列変換回路 １３８、、、カウンタ １４２、、、ビデオアドレスカウンタ １５４、、、比較回路 １８Ｅ１．１８８．ブリップフロップ ２００、、、シーケンサ回路 ２０２、、、カウンタ ２０４、、、ＲＯＭ ２０８、、、ラッチ 特許出願人　株式会社リコー

Claims (1)

1. 【特許請求の範囲】 画像を構成する画素データを一時蓄積する画素データ蓄
   積領域を有する第１のメモリと、第１のメモリをアドレ
   ス指定するアドレス制御回路とを含み、ラスク走査によ
   って画像を表示装置に可視表示させる表示制御装置にお
   いて、線表、Ｊζ制御装置は、 ラスク走査の水平走査期間におけるタイミング制御を行
   なうための制御データが格納された第２のメモリと、 水平走査に同期して第２のメモリから制御データを巡回
   的に読み出し、画像表示のためのタイミング制御信号を
   形成するタイミング制御回路とを含み、 前記アドレス制御回路は該タイミング制御信号に応動し
   、第１のメモリにおける画素データ蓄積領域のアドレス
   を各水平走査ごとに更新し、これによって該画素データ
   蓄積領域から画素データを読み出すことを特徴とする表
   示制御装置。