JPS6079438A - 情報処理系の系切替制御方式 - Google Patents
情報処理系の系切替制御方式Info
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- JPS6079438A JPS6079438A JP58188216A JP18821683A JPS6079438A JP S6079438 A JPS6079438 A JP S6079438A JP 58188216 A JP58188216 A JP 58188216A JP 18821683 A JP18821683 A JP 18821683A JP S6079438 A JPS6079438 A JP S6079438A
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- Japan
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- instruction
- interrupt
- processing system
- svp
- software
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
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- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Exchange Systems With Centralized Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は情報処理系の系切替制御方式に関する。
情報処理システムの信頼性を向上する手段として、装置
を二重化する構成すなわちデープレックスシステムが知
られている。
を二重化する構成すなわちデープレックスシステムが知
られている。
第１図にデュプレックスシステムの概念図に示す。この
システムは、現用系１と待機系５１と両系間を接続する
系間インタフェース信号ＩＩＩＩｉ！１１０とから構成
される。現用系１および待機系５１はそれぞれ単独で情
報処理が行えるシステムであるが、全く同じ構成である
必要はない。
システムは、現用系１と待機系５１と両系間を接続する
系間インタフェース信号ＩＩＩＩｉ！１１０とから構成
される。現用系１および待機系５１はそれぞれ単独で情
報処理が行えるシステムであるが、全く同じ構成である
必要はない。
現用系１は業務運用を行い、待機系５１は待機状態であ
る。ここで、待機状態としていくつかの状態が考えられ
る。例えば、電源を投入せずに待機している状態、電源
を投入してプログラムロード待ちの状態またはプログラ
ムがロードされバッチジョブを実行して待機している状
態等がある。
る。ここで、待機状態としていくつかの状態が考えられ
る。例えば、電源を投入せずに待機している状態、電源
を投入してプログラムロード待ちの状態またはプログラ
ムがロードされバッチジョブを実行して待機している状
態等がある。
さて、現用系に何らかの障害が発生し、現用系での業務
の続行が不可能と判断された場合には、系間インタフェ
ース信号線１１０を介して待機系を起動し、現用系から
待機系に業務全移管し、待機系にて業務を続行すること
により障害によるシステムパスンを極力減少させた信頼
度の高いシステムを構築できる。
の続行が不可能と判断された場合には、系間インタフェ
ース信号線１１０を介して待機系を起動し、現用系から
待機系に業務全移管し、待機系にて業務を続行すること
により障害によるシステムパスンを極力減少させた信頼
度の高いシステムを構築できる。
デュプレックスシステムの一例を示す第２図を参照して
従来の系切替え制御方式を説明する。現用系１および待
機系５１は、複数の中央処理装置（ＣＰＬＩ）２および
５３と、主記憶装置（ＭＥＭ）３および５２と、入出力
制御装置（ＩＯＰ）４および５５と、通信制御装置（Ｉ
ＣＡ）５および５４と、これら各装置の監視制御・系間
制御を行う監視装置（８ＶＰ）６および５６とから構成
されている。
従来の系切替え制御方式を説明する。現用系１および待
機系５１は、複数の中央処理装置（ＣＰＬＩ）２および
５３と、主記憶装置（ＭＥＭ）３および５２と、入出力
制御装置（ＩＯＰ）４および５５と、通信制御装置（Ｉ
ＣＡ）５および５４と、これら各装置の監視制御・系間
制御を行う監視装置（８ＶＰ）６および５６とから構成
されている。
さらに、このシステムは、この２つの系で共有される切
替え装置（’８Ｗ）１０２と、切替制御装置（８ＷＣ）
１０１ と、各種入出力機器類１０３〜１０８とを含む
。各種入出力機器類には、例えは、ファイル系の磁気デ
ィスク装置や磁気テープ製型等の他、端末系のカードリ
ーダ、ラインプリンタや銀行の窓口端末等がある。両系
のＳＶＰ間はインタフェース信号線１１０により接続さ
れる。インタフェース信号線１１０は複数の信号線から
成り、ＳＶＰ割込信号線とその受付は信号線とを含む。
替え装置（’８Ｗ）１０２と、切替制御装置（８ＷＣ）
１０１ と、各種入出力機器類１０３〜１０８とを含む
。各種入出力機器類には、例えは、ファイル系の磁気デ
ィスク装置や磁気テープ製型等の他、端末系のカードリ
ーダ、ラインプリンタや銀行の窓口端末等がある。両系
のＳＶＰ間はインタフェース信号線１１０により接続さ
れる。インタフェース信号線１１０は複数の信号線から
成り、ＳＶＰ割込信号線とその受付は信号線とを含む。
８ＶＰ６と５ｖｖＣ１０１との間の信号線４０および８
ＶＰ５６と５ＷＣＩＯＩとの間の信号ｍ９０はそれぞれ
のＳＶＰからの系切替え指示信号用信号線であり、５Ｗ
ＣＩＯＩが５ＷＩ０２を介して各入出力機器１０３〜１
０８に接続される糸の切替えを行う。
ＶＰ５６と５ＷＣＩＯＩとの間の信号ｍ９０はそれぞれ
のＳＶＰからの系切替え指示信号用信号線であり、５Ｗ
ＣＩＯＩが５ＷＩ０２を介して各入出力機器１０３〜１
０８に接続される糸の切替えを行う。
現用系１による業務の実行中には、５Ｗ１０２と接続さ
れている各押入出力機器１０３〜１０８は５Ｗ１０２を
介して信号線２０および３０により現用系ｌのｌ０Ｐ４
およびＩＣＡ３と接続されている。
れている各押入出力機器１０３〜１０８は５Ｗ１０２を
介して信号線２０および３０により現用系ｌのｌ０Ｐ４
およびＩＣＡ３と接続されている。
糸切替えは現用系１による業務続行不可能時に行われる
が、その要因としては、例えば、ＳｖＰの障ｉ、ｃＰＵ
の障害およびソフトウェアの障害等がある。さらに、Ｉ
ＯＰやＩＣＡもシステムに必須であるときにはこれらの
障害も系切替えの要因となりうる。現用系１の８ＶＰ６
の障害時にｌ′ｉ、５ＶＰ６はシステムパス１０を介し
てＣＰＵ２に障害報告を行い、ＣＰＵ２はこれをソフト
ウェアに報告する。
が、その要因としては、例えば、ＳｖＰの障ｉ、ｃＰＵ
の障害およびソフトウェアの障害等がある。さらに、Ｉ
ＯＰやＩＣＡもシステムに必須であるときにはこれらの
障害も系切替えの要因となりうる。現用系１の８ＶＰ６
の障害時にｌ′ｉ、５ＶＰ６はシステムパス１０を介し
てＣＰＵ２に障害報告を行い、ＣＰＵ２はこれをソフト
ウェアに報告する。
現用糸１のソフトウェアは、系切替えの準備を行い、８
ＶＰ６に対して待機系５１の８ＶＰ５６にｓｖｐ割込を
発生させるような命令を実行する。また。
ＶＰ６に対して待機系５１の８ＶＰ５６にｓｖｐ割込を
発生させるような命令を実行する。また。
ソフトウェア障害時には、ソフトウェアは系切替えの準
備を行い％５ＶＰ６に対して待機系５１の５ＶＰ５６に
ＳＶＰ割込を発生させるような命令を実行する。また、
現用系１のＣＰＵ２の障害時には、ＳＶＰ ６が障害を
検出し、待機系５１の８ＶＰ５６にＳｖＰ割込を発生す
る。一方、ＳＶＰ割込を受付けた待機系５１の８ＶＰ５
６は待機系５１が電掠断状態であれは電源を投入し、プ
ログラムロード待ち状態であればグログラムのロードを
行い、ソフトウェアを起動してＣＰＵ５３に割込を発生
させる。
備を行い％５ＶＰ６に対して待機系５１の５ＶＰ５６に
ＳＶＰ割込を発生させるような命令を実行する。また、
現用系１のＣＰＵ２の障害時には、ＳＶＰ ６が障害を
検出し、待機系５１の８ＶＰ５６にＳｖＰ割込を発生す
る。一方、ＳＶＰ割込を受付けた待機系５１の８ＶＰ５
６は待機系５１が電掠断状態であれは電源を投入し、プ
ログラムロード待ち状態であればグログラムのロードを
行い、ソフトウェアを起動してＣＰＵ５３に割込を発生
させる。
ＣＰＵ５３ｉｄ待機系のソフトウェアに対し割込を報告
し、ソフトウェアは８ＶＰ５６に対して系切替えの命令
を実行する。５ＶＰ５６は５ＷＣ１０１に対して系切替
え指示を出し、５ＷＣＩＯＩは５Ｗ１０２と接続されて
いる各種入出力機器１０３〜１０８を待機系５１と接続
する。しかし、 この方式では、ＳＶＰ障害の場合の糸切替え時には、ソ
フトは、障害中のＳｖＰに対して８ＶＰ割込を発生させ
るような命令を実行することになるのでその動作は保証
されない。これを保証するにはＳＶＰ割込発生と系間イ
ンタフェースの制御とはＳＶＰとは独立したハードウェ
アで実現しなければならないという欠点がある。
し、ソフトウェアは８ＶＰ５６に対して系切替えの命令
を実行する。５ＶＰ５６は５ＷＣ１０１に対して系切替
え指示を出し、５ＷＣＩＯＩは５Ｗ１０２と接続されて
いる各種入出力機器１０３〜１０８を待機系５１と接続
する。しかし、 この方式では、ＳＶＰ障害の場合の糸切替え時には、ソ
フトは、障害中のＳｖＰに対して８ＶＰ割込を発生させ
るような命令を実行することになるのでその動作は保証
されない。これを保証するにはＳＶＰ割込発生と系間イ
ンタフェースの制御とはＳＶＰとは独立したハードウェ
アで実現しなければならないという欠点がある。
また、別の方式として、５ＶＰ６障害時に、 ５ｖｐ６
がＣＰＵ ２に障害報告を行うとともに待機系５１の５
ＶＰ５６に対してＳＶＰ割込を発生することが考えられ
る。ＣＰＵ２は現用系１のソフトウェアに対してＳｖＰ
障害を報告し、現用系１のソフトウェアは系切替えの準
備を行う。一方、ＳＶＰ割込みを受付けたＳＶＰ ５６
は前述と同様にして待機系５１のソフトウェアを起動し
ＣＰＵ５３に割込を発生させる。ＣＰＵ５３は待機系５
１のソフトウェアに対して割込を報告し、ソフトウェア
はＳＶＰ ５６に対し系切替えの命令を実行する。以下
前述と同様にして系切替えを行う。この方式では、ＳＶ
Ｐ障害時には、ＳＶＰ自身がＳＶＰ割込を発生するので
ＳＶＰ割込発生のためにＳｖＰと独立なハードウェアを
心安としないが、現用系ソフトと待機糸ソフトとの間に
同期化が行われていないので、現用系ンフトが知らない
うちまたは現用系ソフトが業務実行中に系切替えが行わ
れてしまう可能性があり、ファイルの同各を破壊したり
する恐れがあるという欠点がある。
がＣＰＵ ２に障害報告を行うとともに待機系５１の５
ＶＰ５６に対してＳＶＰ割込を発生することが考えられ
る。ＣＰＵ２は現用系１のソフトウェアに対してＳｖＰ
障害を報告し、現用系１のソフトウェアは系切替えの準
備を行う。一方、ＳＶＰ割込みを受付けたＳＶＰ ５６
は前述と同様にして待機系５１のソフトウェアを起動し
ＣＰＵ５３に割込を発生させる。ＣＰＵ５３は待機系５
１のソフトウェアに対して割込を報告し、ソフトウェア
はＳＶＰ ５６に対し系切替えの命令を実行する。以下
前述と同様にして系切替えを行う。この方式では、ＳＶ
Ｐ障害時には、ＳＶＰ自身がＳＶＰ割込を発生するので
ＳＶＰ割込発生のためにＳｖＰと独立なハードウェアを
心安としないが、現用系ソフトと待機糸ソフトとの間に
同期化が行われていないので、現用系ンフトが知らない
うちまたは現用系ソフトが業務実行中に系切替えが行わ
れてしまう可能性があり、ファイルの同各を破壊したり
する恐れがあるという欠点がある。
本発明の目的は上述の欠点を除去した情報処理系の糸切
替制御方式を提供することにある。
替制御方式を提供することにある。
本発明の方式は、第１および第２の処理系を有する情報
処理系の切替制御方式において、前記第１（または第２
）の処理系での障害検出に応答して前記第１（または第
２）の処理系から前記第２（または第１）の処理系に割
込信号を送出し、該割込信号に応答して前記第２（また
は第１）の処理系から前記第１（または第２）の処理系
に該第１（’！たけ第２）の処理系の命令実行動作を停
止させるための強制停止信号を送出しｌｃあと、前記第
２（または第１）の処理系が前記第１（またはａ↓２）
の処理系の処理を続行する。
処理系の切替制御方式において、前記第１（または第２
）の処理系での障害検出に応答して前記第１（または第
２）の処理系から前記第２（または第１）の処理系に割
込信号を送出し、該割込信号に応答して前記第２（また
は第１）の処理系から前記第１（または第２）の処理系
に該第１（’！たけ第２）の処理系の命令実行動作を停
止させるための強制停止信号を送出しｌｃあと、前記第
２（または第１）の処理系が前記第１（またはａ↓２）
の処理系の処理を続行する。
次に本発明について図面を参照して詳細に説明する。
第３図に本発明における系間インタフェース信号線を示
す。現用糸ｌからはＳＶＰ割込信号線１１１と強制停止
信号線１１３とが、また、待機系５１からはＳＶＰ割込
信号線１１２と強制停止信号線１１４とがそれぞれ他系
に対し接続される。
す。現用糸ｌからはＳＶＰ割込信号線１１１と強制停止
信号線１１３とが、また、待機系５１からはＳＶＰ割込
信号線１１２と強制停止信号線１１４とがそれぞれ他系
に対し接続される。
第４図は強制停止信号線を起動する命令を示す図である
。命令長は３２ビツトである。ビット〇−７は命令（Ｏ
Ｐ）コード部であり、ここではシステム・コール命令Ｓ
ＹＣである。−Ｉ２は命令の補助情報であり１６進にて
１５を与えることによりシステム・コール命令中の強制
停止指示命令となる。Ｂｌはアドレス修飾時のペースレ
ジスタの値を示し、α１はディスプレースソフトを示す
。
。命令長は３２ビツトである。ビット〇−７は命令（Ｏ
Ｐ）コード部であり、ここではシステム・コール命令Ｓ
ＹＣである。−Ｉ２は命令の補助情報であり１６進にて
１５を与えることによりシステム・コール命令中の強制
停止指示命令となる。Ｂｌはアドレス修飾時のペースレ
ジスタの値を示し、α１はディスプレースソフトを示す
。
第５図はＳＶＰ障害時の運用系および待機系の動作を時
間軸上で示した図である。
間軸上で示した図である。
次に第２図と第５図とを参照してＳＶＰ障害時の本発明
の方式の動作を説明する。現用系ｌの５ＶＰ６にてＳｖ
Ｐ障害が発生すると、現用系１のＣＰＵ２に対して内部
マシンチェックの割込みを発生するとともに系間インタ
フェース１１０を介して待機系の５ＶＰ５６に対しＳＶ
Ｐ割込みを発生する。ＣＰＵ２はソフトウェアに対し割
込みを発生し。
の方式の動作を説明する。現用系ｌの５ＶＰ６にてＳｖ
Ｐ障害が発生すると、現用系１のＣＰＵ２に対して内部
マシンチェックの割込みを発生するとともに系間インタ
フェース１１０を介して待機系の５ＶＰ５６に対しＳＶ
Ｐ割込みを発生する。ＣＰＵ２はソフトウェアに対し割
込みを発生し。
ソフトウェー７は通常業務を中断する処理を行って命令
を停止するが、ソフトウェアのバグ等の何らかの理由で
命令を実行し続ける場合がある。第５図においては、こ
のような例として命令Ｂ、Ｃ。
を停止するが、ソフトウェアのバグ等の何らかの理由で
命令を実行し続ける場合がある。第５図においては、こ
のような例として命令Ｂ、Ｃ。
ＤおよびＥと続行している場合を示している。一方、Ｓ
ＶＰ割込を受付けた８ＶＰ５６はＣＰＵ５２に対してＳ
ＶＰ割込みを発生し、ＣＰＵ５２はソフトウェア（−Ｓ
割込む。待機系のソフトウェアは現用系からのＳＶＰ割
込みを認識し系切替えの準備を行い、実際に糸切替え指
示を出す前に強制停止指示命令（ＳＹＣ命令（Ｉ２＝１
５））を実行し、現用系１のＣＰＵ２に対し停止を指示
する。ＣＰＵ２では何らかの理由で命令を実行中である
と、現在実行中の命令（この例では命令Ｅ）の終了後に
命令の実行を停止する。従って、この時点以降、現用系
１のＣＰＵ ２ （ソフトウェア）はシステムに共有の
各種入出力装置に対して伺ら動作を行わない。このあと
、待機糸５１のＣＰＵ５２（ソフトウェア）は５ＷＣＩ
ＯＩに対して系切替の指示を行う命令を実行し、５Ｗ１
０２と接続された各押入出力装置１０３〜１０８を待機
系に接続し、待機系にて業務を再開することができる。
ＶＰ割込を受付けた８ＶＰ５６はＣＰＵ５２に対してＳ
ＶＰ割込みを発生し、ＣＰＵ５２はソフトウェア（−Ｓ
割込む。待機系のソフトウェアは現用系からのＳＶＰ割
込みを認識し系切替えの準備を行い、実際に糸切替え指
示を出す前に強制停止指示命令（ＳＹＣ命令（Ｉ２＝１
５））を実行し、現用系１のＣＰＵ２に対し停止を指示
する。ＣＰＵ２では何らかの理由で命令を実行中である
と、現在実行中の命令（この例では命令Ｅ）の終了後に
命令の実行を停止する。従って、この時点以降、現用系
１のＣＰＵ ２ （ソフトウェア）はシステムに共有の
各種入出力装置に対して伺ら動作を行わない。このあと
、待機糸５１のＣＰＵ５２（ソフトウェア）は５ＷＣＩ
ＯＩに対して系切替の指示を行う命令を実行し、５Ｗ１
０２と接続された各押入出力装置１０３〜１０８を待機
系に接続し、待機系にて業務を再開することができる。
第６図は本発明の方式を行うための一実施例を示す図で
ある。図においては、本発明と関連する部分のみを示し
てあり、一般的な情報処理装置に必要な他の構成要素（
例えは、記憶装置や演算器等）は省略しである。図にお
いて、系間インタフェース線１１１〜１１４はそれぞれ
待機系へのＳＶＰ割込線、待機系からのＳＶＰ割込信号
線、待機系への強制停止信号線および待機系からの強制
停止信号線である。
ある。図においては、本発明と関連する部分のみを示し
てあり、一般的な情報処理装置に必要な他の構成要素（
例えは、記憶装置や演算器等）は省略しである。図にお
いて、系間インタフェース線１１１〜１１４はそれぞれ
待機系へのＳＶＰ割込線、待機系からのＳＶＰ割込信号
線、待機系への強制停止信号線および待機系からの強制
停止信号線である。
本実施例は、８ＶＰ割込信号線１１２を一時保持する保
持回路２０１．８ＶＰ割込をマスク（受付は不能に）す
るマスク回路２０２％保持回路２０１およびマスク回路
２０２からの出力のＡＮＤ（論理積）条件を発生するＡ
ＮＤ回路２０３、他の割込信号線群２０７１ 各独割込
信号線のＯＲ（論理和）条件を発生する０′＃Ｌ回路２
０４．ＯＲ回路２０４の出力により起動されソフトウェ
アに対し割込を発生する割込発生回路２０５、待機系か
らの強制停止信号線１１４を一時保持する保持回路２１
１、他の命令停止信号線群２１４、各種命令停止信号線
のＯＲ条件を発生するＯＲ回路２１２．ＯＲ回路２１２
の出力によし起動され現在実行中の命令の終了時点で命
令の実行を停止する命令停止制御回路２１３、ソフトウ
ェアが実行する命令を一語分格納する命令レジスタ２２
１、命令レジスタ２２１の内容を解読するデコーダ２２
２．デコーダ２２２がｓｖｐ割込発生命令をデコードし
たときその出力信号を一時保持する保持回路２２３．Ｓ
ＶＰ障害又はＣＰＵ障害発生時に出力を発生する８ＶＰ
割込発生回路２２５゜保持回路２２３およびＳＶＰ割込
発生回路２２５の出力のＡＮＤ条件を発生するＡＮＤ回
路２２６゜およびデコーダ２２２が強制停止指示命令を
デコードしたときその出力信号を一時保持する保持回路
２２４を備えている。
持回路２０１．８ＶＰ割込をマスク（受付は不能に）す
るマスク回路２０２％保持回路２０１およびマスク回路
２０２からの出力のＡＮＤ（論理積）条件を発生するＡ
ＮＤ回路２０３、他の割込信号線群２０７１ 各独割込
信号線のＯＲ（論理和）条件を発生する０′＃Ｌ回路２
０４．ＯＲ回路２０４の出力により起動されソフトウェ
アに対し割込を発生する割込発生回路２０５、待機系か
らの強制停止信号線１１４を一時保持する保持回路２１
１、他の命令停止信号線群２１４、各種命令停止信号線
のＯＲ条件を発生するＯＲ回路２１２．ＯＲ回路２１２
の出力によし起動され現在実行中の命令の終了時点で命
令の実行を停止する命令停止制御回路２１３、ソフトウ
ェアが実行する命令を一語分格納する命令レジスタ２２
１、命令レジスタ２２１の内容を解読するデコーダ２２
２．デコーダ２２２がｓｖｐ割込発生命令をデコードし
たときその出力信号を一時保持する保持回路２２３．Ｓ
ＶＰ障害又はＣＰＵ障害発生時に出力を発生する８ＶＰ
割込発生回路２２５゜保持回路２２３およびＳＶＰ割込
発生回路２２５の出力のＡＮＤ条件を発生するＡＮＤ回
路２２６゜およびデコーダ２２２が強制停止指示命令を
デコードしたときその出力信号を一時保持する保持回路
２２４を備えている。
第６図では現用系について示したが待機系についても同
じ構成？持つものとする。
じ構成？持つものとする。
現用系では、ＣＰＵまたは８ＶＰが障害になった場合に
回路２２５が出力信号を発生する。また、ソフトウェア
が障害の場合には、ソフトウェアは８ＶＰ割込発生命令
を実行し、デコーダ２２２がこの命令をデコードするこ
とにより保持回路２２３をセットする。いずれの場合も
、待機系に対し８ＶＰ割込信号を線１１１ を介して送
出する。
回路２２５が出力信号を発生する。また、ソフトウェア
が障害の場合には、ソフトウェアは８ＶＰ割込発生命令
を実行し、デコーダ２２２がこの命令をデコードするこ
とにより保持回路２２３をセットする。いずれの場合も
、待機系に対し８ＶＰ割込信号を線１１１ を介して送
出する。
一方、第６図を待機系として考えると、信号線１１２を
介してＳＶＰ割込が発生すると、これが保持回路２０１
で保持され、マスク回路２０２のマスクビットがｔ′０
″でなけれはＡＮＤ回路２０３から割込信号７５℃生し
１割込発生回路２０５によりソフトウェアに割込みが知
らされる。ソウトウエアは割込原因を調べ、ＳＶＰ割込
を認識すると系切替えの準備を行い現用系を強制停止さ
せるために強制停止指示命令（ＳＹＣ命令（Ｉ２＝１５
））を実行する。デコーダ２２２はこの命令をデコード
し。
介してＳＶＰ割込が発生すると、これが保持回路２０１
で保持され、マスク回路２０２のマスクビットがｔ′０
″でなけれはＡＮＤ回路２０３から割込信号７５℃生し
１割込発生回路２０５によりソフトウェアに割込みが知
らされる。ソウトウエアは割込原因を調べ、ＳＶＰ割込
を認識すると系切替えの準備を行い現用系を強制停止さ
せるために強制停止指示命令（ＳＹＣ命令（Ｉ２＝１５
））を実行する。デコーダ２２２はこの命令をデコード
し。
結果を保持回路２２４に一時保持し、信号線１１３を介
して現用系に対して強制停止を指示する。
して現用系に対して強制停止を指示する。
古び第６図を現用系と考えると、現用系祉待機系から信
号線１１４を介して強制停止を指示されると、保持回路
２１１に一時保持し、ＯＲ回路２１２を介して命令停止
制御回路２１３に出力される。この回路２１３は現在実
行中の命令の終了時点で次の命令以降の命令の実行を中
断停止する。
号線１１４を介して強制停止を指示されると、保持回路
２１１に一時保持し、ＯＲ回路２１２を介して命令停止
制御回路２１３に出力される。この回路２１３は現在実
行中の命令の終了時点で次の命令以降の命令の実行を中
断停止する。
以上述べた動作により現用系の除害等で系切替えが必要
になったとき、例え現用系が命令続行中であっても現用
系の命令を停止することにより安全に系切替えを行い中
断された業務を再開することができる。
になったとき、例え現用系が命令続行中であっても現用
系の命令を停止することにより安全に系切替えを行い中
断された業務を再開することができる。
以上、本発明には、少ないノー−ドウエアの付加により
容易に糸切替えの動作を保証できるという効果がある。
容易に糸切替えの動作を保証できるという効果がある。
第１図はデュプレックスシステムの概念図、第２図はデ
ュプレックスシステムの一例を示すブロック図、第３図
は本発明の方式によるデュプレックスシステムの系間イ
ンタフェース信号線を示すブロック図、第４図は本発明
に使用する命令の形玄を示す図−ｍ５図は本発明の方式
による動作を示すタイムチャートおよび第６図は本発明
の方式を行うための一実−施例を示すブロック図である
。 図において、１・・・・・・現用系、２，５３・・・・
・・中央処理装置、３．５２・・・・・・主記憶装置、
４．５５・・・・・・入出力制御装置、５．５４・川・
・通信制御装置、６．５６・・・・・・監視装置、１０
．６０・・・・・・システム・バス、２０，３０，４０
，７０，８０，９０，１２０゜１３０．１４０，１５０
，１６０，１７０・旧・・信号線、１１０〜１１４・・
・・・・系間インタフェース信号線、１ｏ１・・・・・
・切替制御装置、１０２・・・・・・切替装置、１０３
〜１０８・・・・・・入出力機器、２０１，２１１，２
２３，２２４・・・・・・保持回路、２０２・・・・・
・マスク回路、２０３゜２２６−・・・−・ＡＮ Ｄ回
路、２０４，２１２−・四−ＯＲ回路、２０５°・・・
・・割込発生回路、２１３・・・・・・命令停止制御回
路、２２１・・・・・・レジスタ、２２２・・・・・・
デコーダ。 〈二／ 第１図 第５図 第６図
ュプレックスシステムの一例を示すブロック図、第３図
は本発明の方式によるデュプレックスシステムの系間イ
ンタフェース信号線を示すブロック図、第４図は本発明
に使用する命令の形玄を示す図−ｍ５図は本発明の方式
による動作を示すタイムチャートおよび第６図は本発明
の方式を行うための一実−施例を示すブロック図である
。 図において、１・・・・・・現用系、２，５３・・・・
・・中央処理装置、３．５２・・・・・・主記憶装置、
４．５５・・・・・・入出力制御装置、５．５４・川・
・通信制御装置、６．５６・・・・・・監視装置、１０
．６０・・・・・・システム・バス、２０，３０，４０
，７０，８０，９０，１２０゜１３０．１４０，１５０
，１６０，１７０・旧・・信号線、１１０〜１１４・・
・・・・系間インタフェース信号線、１ｏ１・・・・・
・切替制御装置、１０２・・・・・・切替装置、１０３
〜１０８・・・・・・入出力機器、２０１，２１１，２
２３，２２４・・・・・・保持回路、２０２・・・・・
・マスク回路、２０３゜２２６−・・・−・ＡＮ Ｄ回
路、２０４，２１２−・四−ＯＲ回路、２０５°・・・
・・割込発生回路、２１３・・・・・・命令停止制御回
路、２２１・・・・・・レジスタ、２２２・・・・・・
デコーダ。 〈二／ 第１図 第５図 第６図
Claims (1)
- 第１および第２の処理系を有する情報処理系の系切替制
御方式において、前記第１（または第２）の処理系での
障害検出に応答して前記第１（または第２）の処理系か
ら前記第２（または第１）の処理系に割込信号を送出し
、該割込信号に応答して前記第２（または第１）の処理
系から前記第１（または第２）の処理系に該第１（また
は第２）の処理系の命令実行動作を停止させるための強
制停止信号を送出したあと、前記第２（または第１）の
処理系が前記第１（または帛２）の処理系の処理を続行
することを特徴とする情報処理系の系切替制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58188216A JPS6079438A (ja) | 1983-10-07 | 1983-10-07 | 情報処理系の系切替制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58188216A JPS6079438A (ja) | 1983-10-07 | 1983-10-07 | 情報処理系の系切替制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6079438A true JPS6079438A (ja) | 1985-05-07 |
Family
ID=16219797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58188216A Pending JPS6079438A (ja) | 1983-10-07 | 1983-10-07 | 情報処理系の系切替制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6079438A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5015457A (ja) * | 1973-06-08 | 1975-02-18 | ||
| JPS5688519A (en) * | 1979-12-21 | 1981-07-18 | Toshiba Corp | System switching device |
-
1983
- 1983-10-07 JP JP58188216A patent/JPS6079438A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5015457A (ja) * | 1973-06-08 | 1975-02-18 | ||
| JPS5688519A (en) * | 1979-12-21 | 1981-07-18 | Toshiba Corp | System switching device |
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