JPS6079753A - 半導体素子搭載用基板 - Google Patents
半導体素子搭載用基板Info
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- JPS6079753A JPS6079753A JP58187456A JP18745683A JPS6079753A JP S6079753 A JPS6079753 A JP S6079753A JP 58187456 A JP58187456 A JP 58187456A JP 18745683 A JP18745683 A JP 18745683A JP S6079753 A JPS6079753 A JP S6079753A
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- JP
- Japan
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- pattern
- circuit
- substrate
- width
- thickness
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/611—Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/685—Shapes or dispositions thereof comprising multiple insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
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- H10W70/6875—Shapes or dispositions thereof being on a metallic substrate, e.g. insulated metal substrates [IMS]
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0263—High current adaptations, e.g. printed high current conductors or using auxiliary non-printed means; Fine and coarse circuit patterns on one circuit board
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
Landscapes
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は大電力トランジスタ、サイリスタモジュール等
の半導体装置に係シ、特に半導体素子を直接に取り付け
たシ外部端子を取シ出すために使用される半導体素子搭
載用基板に関する。
の半導体装置に係シ、特に半導体素子を直接に取り付け
たシ外部端子を取シ出すために使用される半導体素子搭
載用基板に関する。
この種の従来の半導体素子搭載用基板は、たとえは第１
図（ａ） ｅ （ｂ）に示すように構成されている。即
ち、１は非金属耐火Ｕ料（たとえばセラミック）からな
り、導熱性および電気的絶村性を有する基板であシ、そ
の両面にそれぞれたとえば銅板からなる回路パターン板
（表面回路・ぞターン板および面目路パターン板）２が
形ｌｊ２されている。これらの回路パターン版２は、大
きさ、形状が異なる複数種のパターンｐ／１ｐ ｐ／２
・・・を含んでいるのが通常である。
図（ａ） ｅ （ｂ）に示すように構成されている。即
ち、１は非金属耐火Ｕ料（たとえばセラミック）からな
り、導熱性および電気的絶村性を有する基板であシ、そ
の両面にそれぞれたとえば銅板からなる回路パターン板
（表面回路・ぞターン板および面目路パターン板）２が
形ｌｊ２されている。これらの回路パターン版２は、大
きさ、形状が異なる複数種のパターンｐ／１ｐ ｐ／２
・・・を含んでいるのが通常である。
なお、上記したような半導体素子搭載用基板の形成方法
の一例として、非金属耐火基板に金属部材を接触させて
配置した状態で反応性雰囲気中で加熱して金耗部拐およ
び耐火基板をぬらす共晶を金紡部材と共に形成し、全丸
部材を耐火基板に結合したまま冷却する方法が知られて
いる。このように金属部材と非金属耐火基板とを直接結
合する方法の詳細は、たとえば特開昭４９−１７３８１
号公報に開示されている。なお、金属部材としては、接
合技術の容易さ、市場性、コストが安いなどの理由で銅
板または銅合金板が用いられることが多い。
の一例として、非金属耐火基板に金属部材を接触させて
配置した状態で反応性雰囲気中で加熱して金耗部拐およ
び耐火基板をぬらす共晶を金紡部材と共に形成し、全丸
部材を耐火基板に結合したまま冷却する方法が知られて
いる。このように金属部材と非金属耐火基板とを直接結
合する方法の詳細は、たとえば特開昭４９−１７３８１
号公報に開示されている。なお、金属部材としては、接
合技術の容易さ、市場性、コストが安いなどの理由で銅
板または銅合金板が用いられることが多い。
従来、上述した金凡部材と非金属耐火材料との直接結合
方法によって、たとえば銅板を用いて同一平面上では各
パターンとも０．５ ｒ；ｎ以下（通常は０．２〜０．
３間）の同一厚さの回路、・母ターンが形成されている
。
方法によって、たとえば銅板を用いて同一平面上では各
パターンとも０．５ ｒ；ｎ以下（通常は０．２〜０．
３間）の同一厚さの回路、・母ターンが形成されている
。
ところが、半導体素子搭載用基板上の回路配線が複箔Ｅ
になって配線数（パターン数）が多くなると、パターン
幅を小さくする必敦があるが、銅板の板厚、接合（結合
）ノ、を術等からノにターン幅が限定され、銅板が０．
２へ一〇、３咽の揚台に幅が２覇以下であると接合が非
′１１？に田畑２であった。
になって配線数（パターン数）が多くなると、パターン
幅を小さくする必敦があるが、銅板の板厚、接合（結合
）ノ、を術等からノにターン幅が限定され、銅板が０．
２へ一〇、３咽の揚台に幅が２覇以下であると接合が非
′１１？に田畑２であった。
即ち、前記直接結合方法による銅板の接合は、銅の融点
に近い温度１０６３℃〜１０８３℃のｊｔ４を伴々うの
で、幅が狭いとパターン形状の維持が難しくなると共に
接合強度的にも難しい。もし、この方法で幅が２閉以下
の７４ターンを形成しようとすれに、製品歩留りが非常
に悪化し、大幅なコストアップをまねしてしまう。また
、幅が１笥以下の・母ターンを形成しようとした場合に
は、接合が無理であシ、形成が不可能でありたＯ 換言すれば、上述の方法によ＃）製造される従来の半導
体素子搭載用基板は、パターン幅が２−以下の微細なノ
リーンが殆んどなく、パターン密度が高くないので、回
路ノやターンの複雑化に充分即応することが困難であっ
た。
に近い温度１０６３℃〜１０８３℃のｊｔ４を伴々うの
で、幅が狭いとパターン形状の維持が難しくなると共に
接合強度的にも難しい。もし、この方法で幅が２閉以下
の７４ターンを形成しようとすれに、製品歩留りが非常
に悪化し、大幅なコストアップをまねしてしまう。また
、幅が１笥以下の・母ターンを形成しようとした場合に
は、接合が無理であシ、形成が不可能でありたＯ 換言すれば、上述の方法によ＃）製造される従来の半導
体素子搭載用基板は、パターン幅が２−以下の微細なノ
リーンが殆んどなく、パターン密度が高くないので、回
路ノやターンの複雑化に充分即応することが困難であっ
た。
本発明は上記の事情に鑑みてなされたもので、パターン
密度が高く、複雑な回路パターンが形成可能な半導体素
子搭載用基板を提供するものである。
密度が高く、複雑な回路パターンが形成可能な半導体素
子搭載用基板を提供するものである。
即ち、本発明の半導体素子搭載用基板は、非金属耐火材
料からなる基板上において、この基板に金属部材を接触
させて配置した状態で反応性雰囲気中で加熱し、共晶を
利用して金属部材を基板に直接接合してなる厚さが０．
５咽以下の第１のパターンと、このパターンの接合面と
同一面上に厚膜法によシ形成された厚さが２０〜５０μ
ｍで幅が２ Ｍｍ以下の第２の／Ｊ？ターンとが混在す
ることを特徴とするものである。
料からなる基板上において、この基板に金属部材を接触
させて配置した状態で反応性雰囲気中で加熱し、共晶を
利用して金属部材を基板に直接接合してなる厚さが０．
５咽以下の第１のパターンと、このパターンの接合面と
同一面上に厚膜法によシ形成された厚さが２０〜５０μ
ｍで幅が２ Ｍｍ以下の第２の／Ｊ？ターンとが混在す
ることを特徴とするものである。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第２図（ａ） ｅ （ｂ） 、 （ｃ）において、２０
は非金属耐火材料（たとえばヒラミック）からなシ、導
熱性および電気的絶縁性を有する基板であ月その両面に
それぞれ回路パターン（表面回路）９ターン２ノおよび
裏面回路パターン２２）が形成されている。これらの回
路ｉ４ターン２１．２２のうち少なくとも一方の回路ノ
９ターン、たとえば表面回路パターン２ノは形成方法の
相違によシバターン幅の興なる少なくとも２種類のノ母
ターンが混在している。即ち、大電流部用に適した第１
のパターンＰ／１は、前述したような直接結合方法によ
シたとえば０．２〜０．３調の厚さの銅板が基板２０に
接合されており、小電流部用ＫＪした第２の７母ターン
ＰＩ８は銅の厚膜製造法により２０〜５０μｍの厚さ、
０．３〜１．０胴の幅で微細に形成されている。この厚
膜法は、よく知られているので詳述は省略するが、本例
では銅粉をバインダーで粘ってペースト状にし、これを
シルクスクリーン印刷法等により基板２０に印刷し、さ
らに前述した銅板の接合と同じ条件（ＪＶＪ２ガス中、
１０６３℃〜１０８３℃）で炉を通している。このよう
な厚膜法により形成さ′ｉする厚膜の・ぐターンは、印
刷法を用いれば複雑な形状でも容易に形成可能である。
は非金属耐火材料（たとえばヒラミック）からなシ、導
熱性および電気的絶縁性を有する基板であ月その両面に
それぞれ回路パターン（表面回路）９ターン２ノおよび
裏面回路パターン２２）が形成されている。これらの回
路ｉ４ターン２１．２２のうち少なくとも一方の回路ノ
９ターン、たとえば表面回路パターン２ノは形成方法の
相違によシバターン幅の興なる少なくとも２種類のノ母
ターンが混在している。即ち、大電流部用に適した第１
のパターンＰ／１は、前述したような直接結合方法によ
シたとえば０．２〜０．３調の厚さの銅板が基板２０に
接合されており、小電流部用ＫＪした第２の７母ターン
ＰＩ８は銅の厚膜製造法により２０〜５０μｍの厚さ、
０．３〜１．０胴の幅で微細に形成されている。この厚
膜法は、よく知られているので詳述は省略するが、本例
では銅粉をバインダーで粘ってペースト状にし、これを
シルクスクリーン印刷法等により基板２０に印刷し、さ
らに前述した銅板の接合と同じ条件（ＪＶＪ２ガス中、
１０６３℃〜１０８３℃）で炉を通している。このよう
な厚膜法により形成さ′ｉする厚膜の・ぐターンは、印
刷法を用いれば複雑な形状でも容易に形成可能である。
なお、上記厚膜法により、ノやターン形成と同時に抵抗
、コンデンサ等の厚膜回路部品を形成してＩ・イブリッ
ド回路を構成することによって、ソリッドステートリレ
ー（５ｓｒｔ ）用の基板とか−・イブリッド集積回路
用の基板などを実現することができる。
、コンデンサ等の厚膜回路部品を形成してＩ・イブリッ
ド回路を構成することによって、ソリッドステートリレ
ー（５ｓｒｔ ）用の基板とか−・イブリッド集積回路
用の基板などを実現することができる。
上記実施例のような半導体素子搭載用基板によれば、セ
ラミック基板に銅板を接触させ１配置した状態で反応性
雰囲気中で加熱しＣｊ’１ｒｆｌ板とセラミ、り基板を
ぬらす共晶を形成し、銅板をセラミ、り基板に接合した
まま冷却することによりて形成された厚さが０．２〜０
，３輻の第１のパターンｐ／１ と、銅の厚膜法により
形成され）ツさが２０〜５０μｍで幅が２情以下の微＃
！ｎな第２のパターンＰｌ、とが混在している。したが
って、従来例の基板に比べてパターン密度を高く形成す
ることが可能であり、複雑な回路ノ臂ターンを形成する
ことが可能である。
ラミック基板に銅板を接触させ１配置した状態で反応性
雰囲気中で加熱しＣｊ’１ｒｆｌ板とセラミ、り基板を
ぬらす共晶を形成し、銅板をセラミ、り基板に接合した
まま冷却することによりて形成された厚さが０．２〜０
，３輻の第１のパターンｐ／１ と、銅の厚膜法により
形成され）ツさが２０〜５０μｍで幅が２情以下の微＃
！ｎな第２のパターンＰｌ、とが混在している。したが
って、従来例の基板に比べてパターン密度を高く形成す
ることが可能であり、複雑な回路ノ臂ターンを形成する
ことが可能である。
上述したように本発明の半導体素子搭載用基板によれば
、パターン密度が高く、複雑な回路パターンが形成可能
であるので、坐導体装囮°への適用範囲を拡大すること
ができる。
、パターン密度が高く、複雑な回路パターンが形成可能
であるので、坐導体装囮°への適用範囲を拡大すること
ができる。
第１図（、）は従来の半導体素子搭載用基板を示す上面
図、第１図（ｂ）は同図（ＬＬ）の側面図、第２図（ａ
）は本発明の半導体素子搭載用基板の一実施例を示す上
面図、第２図（ｂ）は同図（、）のＢ −Ｂ／線に沿う
断面図、第２図（ｃ）は同図（−）の側面図である。 ２０・・・基板、２１・・・回路ノ９ターン、Ｐ′！＃
ＰＩ２ …ノぐターン。 第１図
図、第１図（ｂ）は同図（ＬＬ）の側面図、第２図（ａ
）は本発明の半導体素子搭載用基板の一実施例を示す上
面図、第２図（ｂ）は同図（、）のＢ −Ｂ／線に沿う
断面図、第２図（ｃ）は同図（−）の側面図である。 ２０・・・基板、２１・・・回路ノ９ターン、Ｐ′！＃
ＰＩ２ …ノぐターン。 第１図
Claims (1)
- 非金属耐火材料からなる基板と、この基板の所定面上に
直接接合された金属部材からなる第１の）Ｊ？ターンと
、この第１のノやターンの接合面と同一面上に形成され
厚さが２０〜５０μｍで幅が２ＩＩＩ＋１以下の金属膜
からなる第２のノやターンとを具備することを特徴とす
る半導体素子搭載用基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58187456A JPS6079753A (ja) | 1983-10-06 | 1983-10-06 | 半導体素子搭載用基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58187456A JPS6079753A (ja) | 1983-10-06 | 1983-10-06 | 半導体素子搭載用基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6079753A true JPS6079753A (ja) | 1985-05-07 |
Family
ID=16206389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58187456A Pending JPS6079753A (ja) | 1983-10-06 | 1983-10-06 | 半導体素子搭載用基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6079753A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5096852A (en) * | 1988-06-02 | 1992-03-17 | Burr-Brown Corporation | Method of making plastic encapsulated multichip hybrid integrated circuits |
-
1983
- 1983-10-06 JP JP58187456A patent/JPS6079753A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5096852A (en) * | 1988-06-02 | 1992-03-17 | Burr-Brown Corporation | Method of making plastic encapsulated multichip hybrid integrated circuits |
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