JPS609165A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS609165A JPS609165A JP58115919A JP11591983A JPS609165A JP S609165 A JPS609165 A JP S609165A JP 58115919 A JP58115919 A JP 58115919A JP 11591983 A JP11591983 A JP 11591983A JP S609165 A JPS609165 A JP S609165A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor device
- diffusion layer
- diffusion
- electrodes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/901—Masterslice integrated circuits comprising bipolar technology
Landscapes
- Thyristors (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はカスタムＩＣの試作等に用いられるマスタスラ
イス用の素子パターンとして利用される半導体装置に関
する。
イス用の素子パターンとして利用される半導体装置に関
する。
集積回路の製作は回路設計に始まシ・長いもので１年・
短かいものでも半年の期間を要する。この期間短縮のた
込、マスタスライス法と呼ばれる方法があり、現在ゲー
トアレイ等の短期製作に利用度が高い。この方法は、第
１図に示すように、大量に使用されるとみられる素子（
ゲート回路の場合ならば小信号スイッチング用ｎｐｆｌ
）ランジスタ）をチップ１００上に配列し、酸化・拡散
を終えたウェハ２００（これをマスクスライスと呼ぶ）
を事前に製作しておき、試作要請や顧客の希望に従って
Ａｔの蒸着・エツチング工程による配線の変更によって
所望のＩＣを製作する。チップ上の素子すべてが使用さ
れるわけではなく、素子は幾分無駄になるが、製品とは
無関係にウェハを製作・ストックしておくことができる
ので、受注してからの製作工程が著しく短縮できる。現
在、メモリ素子やゲートアレイ等はこの特徴が発揮され
多く使用されている。
短かいものでも半年の期間を要する。この期間短縮のた
込、マスタスライス法と呼ばれる方法があり、現在ゲー
トアレイ等の短期製作に利用度が高い。この方法は、第
１図に示すように、大量に使用されるとみられる素子（
ゲート回路の場合ならば小信号スイッチング用ｎｐｆｌ
）ランジスタ）をチップ１００上に配列し、酸化・拡散
を終えたウェハ２００（これをマスクスライスと呼ぶ）
を事前に製作しておき、試作要請や顧客の希望に従って
Ａｔの蒸着・エツチング工程による配線の変更によって
所望のＩＣを製作する。チップ上の素子すべてが使用さ
れるわけではなく、素子は幾分無駄になるが、製品とは
無関係にウェハを製作・ストックしておくことができる
ので、受注してからの製作工程が著しく短縮できる。現
在、メモリ素子やゲートアレイ等はこの特徴が発揮され
多く使用されている。
しかし、出力段のパワーを要するｎｐｎ、ｐｎｐトラン
ジスタ素子やダイオード、抵抗等は周辺に配置され、規
格化した配列がなされていない。このため、カスタム設
計には素子の利用率が悪い、配線が複雑となりレイアウ
トの自由度が少ない等不便があり、メモリ素子やゲート
アレイ等以外には使用範囲が拡大できなかった。この傾
向は高耐圧の素子では、特に、顕著となり、マスタスラ
イスはあまり利用されていなかった。
ジスタ素子やダイオード、抵抗等は周辺に配置され、規
格化した配列がなされていない。このため、カスタム設
計には素子の利用率が悪い、配線が複雑となりレイアウ
トの自由度が少ない等不便があり、メモリ素子やゲート
アレイ等以外には使用範囲が拡大できなかった。この傾
向は高耐圧の素子では、特に、顕著となり、マスタスラ
イスはあまり利用されていなかった。
本発明の目的はチップ面積を増加させずに多種類の素子
を設け、しかも、レイアウトの自由度を確保することの
できる素子利用率の高いマスタスライス用素子パターン
を提供するにある。
を設け、しかも、レイアウトの自由度を確保することの
できる素子利用率の高いマスタスライス用素子パターン
を提供するにある。
〔発明の４既要〕
本発明はラテラル形のサイリスタの拡散層がｐｎｐｎの
接合層を持ち、しかも、縦形の接合では無いことに着目
し、同一素子パターンを配線パターンのみを変更するこ
とによって回路を構成するに必要な各種の素子を得られ
るようにしたものである。
接合層を持ち、しかも、縦形の接合では無いことに着目
し、同一素子パターンを配線パターンのみを変更するこ
とによって回路を構成するに必要な各種の素子を得られ
るようにしたものである。
すなわち、ラテラル型サイリスクを構成できるｐｎｐｎ
拡散層のｐｎｐ層、又は・ｎｐｎ層のみに電極を取り付
け、トランジスタとして使用する。
拡散層のｐｎｐ層、又は・ｎｐｎ層のみに電極を取り付
け、トランジスタとして使用する。
また、ｐｎ接合層のみを用いてダイオードとして使用す
る。さらに、ｐ拡散層の一方に３ヶ以上の電極取付口を
設け、抵抗素子として使用できるようにしたことを特徴
とする。
る。さらに、ｐ拡散層の一方に３ヶ以上の電極取付口を
設け、抵抗素子として使用できるようにしたことを特徴
とする。
第２図（ａ）は本発明の一実施例で、島ｌを形成するｎ
形シリコン層にｐ膨拡散層２．３が形成され、さらに、
ｎ膨拡散層４が、ｐ膨拡散層２内に形成されている。各
層には電極引出しのためのコンタクトホール５〜８が設
けられており・配線はこの上に蒸着・エツ≠ング等の集
積回路形成手段によって形成され、各拡散層と接続され
る。同図０）に示すように・配線１５によってｎ膨拡散
層４，１０とｐ膨拡散層２とを接続することによってｎ
ｐｎトランジスタを構成できる。
形シリコン層にｐ膨拡散層２．３が形成され、さらに、
ｎ膨拡散層４が、ｐ膨拡散層２内に形成されている。各
層には電極引出しのためのコンタクトホール５〜８が設
けられており・配線はこの上に蒸着・エツ≠ング等の集
積回路形成手段によって形成され、各拡散層と接続され
る。同図０）に示すように・配線１５によってｎ膨拡散
層４，１０とｐ膨拡散層２とを接続することによってｎ
ｐｎトランジスタを構成できる。
第３図は本発明の第２の実施例である。本例では配線１
５をｐ膨拡散層２，３とｎ膨拡散層１０とに接続するこ
とにより、ｐｎｐ）ランジスタを構成している。この場
合・サイリスタではエミッタとなっているｐ膨拡散層３
をコレクタとすることによって、電流増幅率を上昇でき
る。図中、配線９は配線１５と同一材料で、同一工程で
製造され、他と接続されないコンタクトホールをｉうよ
うに設けられる。このことによシ、アニール、ボンデン
グ等の後工程中に拡散層内に不純物が混入することを防
止でき、素子特性の安定化を図ることができる。
５をｐ膨拡散層２，３とｎ膨拡散層１０とに接続するこ
とにより、ｐｎｐ）ランジスタを構成している。この場
合・サイリスタではエミッタとなっているｐ膨拡散層３
をコレクタとすることによって、電流増幅率を上昇でき
る。図中、配線９は配線１５と同一材料で、同一工程で
製造され、他と接続されないコンタクトホールをｉうよ
うに設けられる。このことによシ、アニール、ボンデン
グ等の後工程中に拡散層内に不純物が混入することを防
止でき、素子特性の安定化を図ることができる。
第４図は本発明の第３の実施例で、ｐ膨拡散層３に新た
なコンタクトホール１１，１２．１３が設けられている
。拡散層３は抵抗として利用され、コンタクトホール１
１〜１３を配線１５で接続することによって種々の値の
抵抗を得ることができる。例えば・各コンタクトホール
の間がＲオームの抵抗値であったならば・配線の工夫に
より、２倍、３倍、ｌ／２倍・２７３倍等の抵抗を作シ
得る。もちろん、コンタクトホールを等間隔に設ける必
要はなく、数は増やしヤもよい。
なコンタクトホール１１，１２．１３が設けられている
。拡散層３は抵抗として利用され、コンタクトホール１
１〜１３を配線１５で接続することによって種々の値の
抵抗を得ることができる。例えば・各コンタクトホール
の間がＲオームの抵抗値であったならば・配線の工夫に
より、２倍、３倍、ｌ／２倍・２７３倍等の抵抗を作シ
得る。もちろん、コンタクトホールを等間隔に設ける必
要はなく、数は増やしヤもよい。
本発明によれば・マスタスライス用の素子パターンとし
て同一パタンを用いることができるのでチップの縮小化
が図れ・また、レイアウトの自由度が高くなシ、設計の
簡易化が図れ、製作日数の短縮に効果がある。
て同一パタンを用いることができるのでチップの縮小化
が図れ・また、レイアウトの自由度が高くなシ、設計の
簡易化が図れ、製作日数の短縮に効果がある。
第１図は本発明の第１の実施例の正面図、第２図＜ａ）
Φ）は本発明の第２の実施例の側断面図および正面図、
第３図（ａ）（ｂ）は本発明の第３の実施例の正面図（
ａ）および（ａ）のＩＩＩＢ−ＩＩ［Ｂ矢視断面図、第
４図は本発明の第４の実施例の正面図である。 １・・・島、２．３−、・ｐ膨拡散層、４，１０・・・
ｎ形拡宅（巳 卯２閉 （ｔｔ） ！ （ｂ） ／Ｓ 察３ 口 ０す （６） ト４ 日
Φ）は本発明の第２の実施例の側断面図および正面図、
第３図（ａ）（ｂ）は本発明の第３の実施例の正面図（
ａ）および（ａ）のＩＩＩＢ−ＩＩ［Ｂ矢視断面図、第
４図は本発明の第４の実施例の正面図である。 １・・・島、２．３−、・ｐ膨拡散層、４，１０・・・
ｎ形拡宅（巳 卯２閉 （ｔｔ） ！ （ｂ） ／Ｓ 察３ 口 ０す （６） ト４ 日
Claims (1)
- 【特許請求の範囲】 １、半導体基板の一方側主表面より不純物上拡散してｐ
型及びｎ型の拡散領域が形成され、この各拡散領域に電
極が取り付けられ、ラテラル型のサイリスタを構成し得
る半導体装置において、前記サイリスタの前記拡散層の
ｎｐｎ層、あるいはｂ ｐｎ Ｉ）層を構成できる拡散
領域にのみ電極を取り付けた事を特徴とする半導体装置
。 ２、特許請求の範囲第１項において、一方の層を使用す
るさい、他方の剰余層を、前記電極と同一金属で覆うこ
とを特徴とする半導体装置。 ３、特許請求の範囲第１項において、前記ｐｎｐ層の少
なくとも−のｐ拡散層に三個以上の電極取出用のコンタ
クトホールを設けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115919A JPS609165A (ja) | 1983-06-29 | 1983-06-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115919A JPS609165A (ja) | 1983-06-29 | 1983-06-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS609165A true JPS609165A (ja) | 1985-01-18 |
Family
ID=14674455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58115919A Pending JPS609165A (ja) | 1983-06-29 | 1983-06-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS609165A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0522712B1 (en) * | 1991-06-10 | 1999-03-24 | Kabushiki Kaisha Toshiba | Thyristor with insulated gate |
-
1983
- 1983-06-29 JP JP58115919A patent/JPS609165A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0522712B1 (en) * | 1991-06-10 | 1999-03-24 | Kabushiki Kaisha Toshiba | Thyristor with insulated gate |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3404321A (en) | Transistor body enclosing a submerged integrated resistor | |
| US3465213A (en) | Self-compensating structure for limiting base drive current in transistors | |
| US3755722A (en) | Resistor isolation for double mesa transistors | |
| US3971060A (en) | TTL coupling transistor | |
| JPS609165A (ja) | 半導体装置 | |
| JPS6366948A (ja) | プログラマブルボンデイングパツド | |
| JPH0311107B2 (ja) | ||
| JP2910456B2 (ja) | マスタースライス方式集積回路装置 | |
| JPS6045035A (ja) | 半導岩集積回路 | |
| JPH02135770A (ja) | 半導体集積回路 | |
| JPS6366947A (ja) | プログラマブルトランジスタ | |
| JPS6246072B2 (ja) | ||
| JP2780553B2 (ja) | 半導体集積回路装置 | |
| JPH05283418A (ja) | バイポーラ集積回路装置 | |
| JPS5882562A (ja) | 半導体装置 | |
| JPS5830143A (ja) | 半導体集積回路 | |
| JPS61234075A (ja) | コイル負荷駆動用半導体集積回路 | |
| JPH02137257A (ja) | 半導体集積回路 | |
| JPH03157935A (ja) | 半導体集積回路 | |
| JPH0786533A (ja) | 半導体集積回路装置 | |
| JPS6058652A (ja) | 半導体集積回路装置 | |
| JPS6188561A (ja) | トランジスタ | |
| JPS5956755A (ja) | 半導体装置 | |
| JPS61264748A (ja) | ウエルを用いた半導体抵抗素子 | |
| JPS59191346A (ja) | 半導体集積回路 |