JPS6045035A - 半導岩集積回路 - Google Patents
半導岩集積回路Info
- Publication number
- JPS6045035A JPS6045035A JP58153556A JP15355683A JPS6045035A JP S6045035 A JPS6045035 A JP S6045035A JP 58153556 A JP58153556 A JP 58153556A JP 15355683 A JP15355683 A JP 15355683A JP S6045035 A JPS6045035 A JP S6045035A
- Authority
- JP
- Japan
- Prior art keywords
- region
- substrate
- island
- schottky barrier
- island regions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/031—Manufacture or treatment of isolation regions comprising PN junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/30—Isolation regions comprising PN junctions
Landscapes
- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発Ｕ３ＪＪは半導体集積回路、’ｌ’ｆに寄生効果を
抑制した半導体集積回路に関する。
抑制した半導体集積回路に関する。
（ロ）従来技術
従来半導体集積回路では第１図に示す如く、Ｐ型の半導
体基板（１１と、その上に積層されるＮ型のエピタキシ
ャル層（２）と、エピタキシャル層（２）を各島領域（
３１（４１（５）に上下分離するＰ＋型分離領域（６）
と、各島領域（３）（４）（５１の底部に設けたＮ 型
埋め込み層（力と、ｖＪｌの島領域（３）に形成される
ラテラル型トランジスタのＰ型のコレクタ領域（８１と
、第２の島領域（４）Ｋ形成されるＰ型ベース領域（９
）Ｎ −１型エミッタ領域００）およびＮ＋型コレクタ
コンタクト領域０１）より成るＮＰＮ）ランリスタ（１
（２）と、第３の島領域（５）に形成されるＮ 型のト
ンネル抵抗領域０：（）より構成されている。
体基板（１１と、その上に積層されるＮ型のエピタキシ
ャル層（２）と、エピタキシャル層（２）を各島領域（
３１（４１（５）に上下分離するＰ＋型分離領域（６）
と、各島領域（３）（４）（５１の底部に設けたＮ 型
埋め込み層（力と、ｖＪｌの島領域（３）に形成される
ラテラル型トランジスタのＰ型のコレクタ領域（８１と
、第２の島領域（４）Ｋ形成されるＰ型ベース領域（９
）Ｎ −１型エミッタ領域００）およびＮ＋型コレクタ
コンタクト領域０１）より成るＮＰＮ）ランリスタ（１
（２）と、第３の島領域（５）に形成されるＮ 型のト
ンネル抵抗領域０：（）より構成されている。
斯る半導体集積回路では、第１の島領域（３）に於いて
コレクタ領域（８）エピタキシャル層（２）および基板
（１）により寄生ＰＮＰ トランジスタが形成され、第
２の島領域（４）に於いてベースｆＩｌｔ域（９）エピ
タキシャル層（２）および基板（１１により寄生ＰＮＰ
）ランリスタが形成される。これらのγイ生Ｐ Ｎ
ｌ） ）ランリスタにより基板（１）へ漏れ電流がｊｌ
Ｔｈれ、基板（１）の持つ抵抗により基板電位が上列し
て時には数■に達する場合がある。この結果基板（１）
と各島領域（３）（４）（５）間の逆バイアスの関係が
崩れて集）１．ｉＴ回路の−［￥性に様々な悪影響を及
ぼず。例えば第２の島領域（４）と第３の島領域（５）
間に形成される寄生ＮＰＮ）ランリスタがオンする等で
ある。
コレクタ領域（８）エピタキシャル層（２）および基板
（１）により寄生ＰＮＰ トランジスタが形成され、第
２の島領域（４）に於いてベースｆＩｌｔ域（９）エピ
タキシャル層（２）および基板（１１により寄生ＰＮＰ
）ランリスタが形成される。これらのγイ生Ｐ Ｎ
ｌ） ）ランリスタにより基板（１）へ漏れ電流がｊｌ
Ｔｈれ、基板（１）の持つ抵抗により基板電位が上列し
て時には数■に達する場合がある。この結果基板（１）
と各島領域（３）（４）（５）間の逆バイアスの関係が
崩れて集）１．ｉＴ回路の−［￥性に様々な悪影響を及
ぼず。例えば第２の島領域（４）と第３の島領域（５）
間に形成される寄生ＮＰＮ）ランリスタがオンする等で
ある。
櫓上した寄生効果を完全に抑制する方法としては分離領
域（６）に接地用アルミ配線をオーミック接触させる以
外にはなかった。しかしながらこの方法は分離領域（６
）上に接地用アルミ配線を配置しなければならず、パタ
ーン設計上極めて不都合であり且つ集積度の低下を伴な
う。
域（６）に接地用アルミ配線をオーミック接触させる以
外にはなかった。しかしながらこの方法は分離領域（６
）上に接地用アルミ配線を配置しなければならず、パタ
ーン設計上極めて不都合であり且つ集積度の低下を伴な
う。
（ハ）発明の目的
本発明は斯る欠点に鑑みてなされ、寄生効果を簡単に且
つ集積度を低下させることなく防止できる半導体集積回
路を提供するものである。
つ集積度を低下させることなく防止できる半導体集積回
路を提供するものである。
に） 発明の構成
木兄ツ」に依る半導体集積回路は第２図に示す如（、−
導電型の半導体基板Ｃ２１）と、その上に積層される逆
導電型のエピタキシャル層（２４と、エピタキシャル層
（２渇を複数の島領域（２３（２４１（２５１に上下分
離する一導ｔ１．型の分離領域（、’ｌｉｌと、各島領
域Ｅ嘲１ （２５） Ｋ設けた所望の回路素子とを具備
し、各島領域Ｃ２３１（２４１（Ｊ５１にショットキー
バリアダイオード（２ηを設け、島領域ａ Ｃ２４１（
２５１と分離領域Ｃｅ間に順方向バイアスをする様に接
続して構成される。
導電型の半導体基板Ｃ２１）と、その上に積層される逆
導電型のエピタキシャル層（２４と、エピタキシャル層
（２渇を複数の島領域（２３（２４１（２５１に上下分
離する一導ｔ１．型の分離領域（、’ｌｉｌと、各島領
域Ｅ嘲１ （２５） Ｋ設けた所望の回路素子とを具備
し、各島領域Ｃ２３１（２４１（Ｊ５１にショットキー
バリアダイオード（２ηを設け、島領域ａ Ｃ２４１（
２５１と分離領域Ｃｅ間に順方向バイアスをする様に接
続して構成される。
（ホ）実施例
本実施例では第２図に示す如く、Ｐ型のシリコン半導体
基板（２＋１上にＮ型のシリコンエピタキシャル層ｃ！
２を形成し、このエピタキシャル層（ハ）をＰ→型の分
離領域（２６）で上下ＰＮ分離して各島′唄域（ハ）（
２４＋（ハ）を形成する。各島領域（２３１（２４）（
、’５）の底部にはＮ１ 型の埋め込み層（ハ）が設け
られている。各島領域＋２．ｉ ｖａｔａには所望の回
路素子、例えば抵抗体、Ｎ Ｐ Ｎ ）ランリスタ、１
）ＮＰトランジリスあるいはｌ・ンネル抵抗等が形成さ
れている。具体的に第１の島領域（ハ）にはＰ型コレク
タ領域（２１メおよびＰ型エミッタ領域（至）より成る
ラテラル型トランジスタ（３１）を形成し、第２の島領
域シ４）にはＰ型のベース領域１．１７１Ｎ’。
基板（２＋１上にＮ型のシリコンエピタキシャル層ｃ！
２を形成し、このエピタキシャル層（ハ）をＰ→型の分
離領域（２６）で上下ＰＮ分離して各島′唄域（ハ）（
２４＋（ハ）を形成する。各島領域（２３１（２４）（
、’５）の底部にはＮ１ 型の埋め込み層（ハ）が設け
られている。各島領域＋２．ｉ ｖａｔａには所望の回
路素子、例えば抵抗体、Ｎ Ｐ Ｎ ）ランリスタ、１
）ＮＰトランジリスあるいはｌ・ンネル抵抗等が形成さ
れている。具体的に第１の島領域（ハ）にはＰ型コレク
タ領域（２１メおよびＰ型エミッタ領域（至）より成る
ラテラル型トランジスタ（３１）を形成し、第２の島領
域シ４）にはＰ型のベース領域１．１７１Ｎ’。
型エミッタ領域Ｇ３１およびＮ 型のコレクタコンタク
ト領域Ｕ４１より成るＮＰＮトランジスタ（、（；＋ｌ
を形成し、第３の島領域（２（ト）にはＮ＋型のトンイ
、ル抵抗領域（ト）を形成しているっ 本発明の特徴はショットキーバリアダイメートＱ′０に
ある。ショットキーバリアダイオード１２１１は各島領
域い鼎ａ（ハ）上の酸化膜（３７）を選択除去して蒸着
アルミニウムにより他の電極と同時に形成される、そし
てショットキーバリアダイオードｃｌＤは蒸着アルミニ
ウムを延在させて近接した分離領域い）とオーミック接
触させている。これ罠よりショットキーバリアダイオー
ド（２υは第３図に示す如く、分離領域（２１ｆｆと各
島領域（ハ）Ｑ（イ）Ｑ９間に順方向に接続される。
ト領域Ｕ４１より成るＮＰＮトランジスタ（、（；＋ｌ
を形成し、第３の島領域（２（ト）にはＮ＋型のトンイ
、ル抵抗領域（ト）を形成しているっ 本発明の特徴はショットキーバリアダイメートＱ′０に
ある。ショットキーバリアダイオード１２１１は各島領
域い鼎ａ（ハ）上の酸化膜（３７）を選択除去して蒸着
アルミニウムにより他の電極と同時に形成される、そし
てショットキーバリアダイオードｃｌＤは蒸着アルミニ
ウムを延在させて近接した分離領域い）とオーミック接
触させている。これ罠よりショットキーバリアダイオー
ド（２υは第３図に示す如く、分離領域（２１ｆｆと各
島領域（ハ）Ｑ（イ）Ｑ９間に順方向に接続される。
この結果ンヨットキーバリアダイオード（財）は各島領
域（ハ）困）に）の電位が基板０１１より高い場合は逆
バイアスされて電流は流れず、基板シ１）の方が寄生効
果で各島領域（２３＋ ０４１ ＣＪ５１より電位が高
くなった場合は順方向バイアスされて各島領域Ｇ！３１
（２４１（２（ト）と基板（２＋１間を約０．３■に保
持する。
域（ハ）困）に）の電位が基板０１１より高い場合は逆
バイアスされて電流は流れず、基板シ１）の方が寄生効
果で各島領域（２３＋ ０４１ ＣＪ５１より電位が高
くなった場合は順方向バイアスされて各島領域Ｇ！３１
（２４１（２（ト）と基板（２＋１間を約０．３■に保
持する。
櫓上した木兄りＪの桔造に依れば、前述した如く寄生Ｐ
ＮＰトランジスタによる漏れ【に流により基板１２１）
の電位が上昇してもショットキーバリアダイオード＆７
１により約０．３■に保持されるので、基板（２１）と
各島領域Ｃ！３１（２４）ＣＪｊｉｔ間にそれ以上の順
方向バイアスが印加されない。通當寄生効果は基板叫）
と各島領域１２＜ ｃ＞、１１ Ｃ，！５）間の電位が
０．６〜０．７ Ｖ以−Ｊ：、ＶＣｌｘ、 ロト多く発
生し、様々の形の寄生ＰＮＰ）ランリスタ、寄生ＮＰＮ
）ランリスタがオンするのである。本発明ではショッ
トキーバリアダイオード（２７） Ｙより基板（２１）
と各島領域Ｑｌｌ Ｇ！４）Ｃ２”Ａ間の電位を約０．
３Ｖに保持し、基板（２１）と各島領域Ｚｊ （２４）
０１５）間はｌｉ方向バイアスされても寄生効果は抑制
されるのである。
ＮＰトランジスタによる漏れ【に流により基板１２１）
の電位が上昇してもショットキーバリアダイオード＆７
１により約０．３■に保持されるので、基板（２１）と
各島領域Ｃ！３１（２４）ＣＪｊｉｔ間にそれ以上の順
方向バイアスが印加されない。通當寄生効果は基板叫）
と各島領域１２＜ ｃ＞、１１ Ｃ，！５）間の電位が
０．６〜０．７ Ｖ以−Ｊ：、ＶＣｌｘ、 ロト多く発
生し、様々の形の寄生ＰＮＰ）ランリスタ、寄生ＮＰＮ
）ランリスタがオンするのである。本発明ではショッ
トキーバリアダイオード（２７） Ｙより基板（２１）
と各島領域Ｑｌｌ Ｇ！４）Ｃ２”Ａ間の電位を約０．
３Ｖに保持し、基板（２１）と各島領域Ｚｊ （２４）
０１５）間はｌｉ方向バイアスされても寄生効果は抑制
されるのである。
（へ）発明の効果
本発明に依れば寄生効果を牛じる各島領域（２：１Ｑ４
１ＣＩ５＋にショットキーバリアダイオード（２１を設
けるのみで、寄生効果を有効に抑制できる。ショットキ
ーバリアダイオード（２１は配線パターンのあき部分に
すぐに配置できるので、特別１よ而４）’ｔを必要とせ
ず集積度の低下を伴なわｌｒいで寄生効果を抑えられる
。更にショットキーバリアダイオード（ｚ７）の形成に
当って何ら付加工程を必要とぜず、現行の半導体集積回
路にも直ちに組み込めろ。
１ＣＩ５＋にショットキーバリアダイオード（２１を設
けるのみで、寄生効果を有効に抑制できる。ショットキ
ーバリアダイオード（２１は配線パターンのあき部分に
すぐに配置できるので、特別１よ而４）’ｔを必要とせ
ず集積度の低下を伴なわｌｒいで寄生効果を抑えられる
。更にショットキーバリアダイオード（ｚ７）の形成に
当って何ら付加工程を必要とぜず、現行の半導体集積回
路にも直ちに組み込めろ。
第１図は従来の半導体集積回路を説明する１′／［面図
、第２図は本発明の半尋体集４１１回路を説明する断面
図、第３図は本発明の半導体集積回路を説明する上面図
である。 主な図番の説明 （２１）は半導体基板、Ｃ２）はエピタキシャル層、（
２；（；（２４１（２■は島領域、（Ａ；１は分離領域
、（２７ｊはショットキーバリアダイオードである。 ；′す１１２１ 、、！、：Ｆｉ＋ １ 第１１２１ ２３′Ｘ
、第２図は本発明の半尋体集４１１回路を説明する断面
図、第３図は本発明の半導体集積回路を説明する上面図
である。 主な図番の説明 （２１）は半導体基板、Ｃ２）はエピタキシャル層、（
２；（；（２４１（２■は島領域、（Ａ；１は分離領域
、（２７ｊはショットキーバリアダイオードである。 ；′す１１２１ 、、！、：Ｆｉ＋ １ 第１１２１ ２３′Ｘ
Claims (1)
- （１） −導電型の半導体基板と該基板上に設けた逆６
Ｉｔ ＜＜ｖのエピタキシャル層と該エピタキシャル
層を複数の島領域に分離する一導電型の分離領域と前記
島領域に形成した所望の回路素子とを具備する半導体集
積回路に於いて、前記島領域にショットキーバリアダイ
オードを設け、該ショットキーバリアダイオードにより
前記島領域と分離領域間を順方向バイアスすることを特
徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153556A JPS6045035A (ja) | 1983-08-22 | 1983-08-22 | 半導岩集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153556A JPS6045035A (ja) | 1983-08-22 | 1983-08-22 | 半導岩集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6045035A true JPS6045035A (ja) | 1985-03-11 |
Family
ID=15565079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58153556A Pending JPS6045035A (ja) | 1983-08-22 | 1983-08-22 | 半導岩集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6045035A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214466A (ja) * | 1985-03-19 | 1986-09-24 | Sanyo Electric Co Ltd | 半導体装置 |
| JPH0412530A (ja) * | 1990-05-02 | 1992-01-17 | Matsushita Electron Corp | 半導体集積回路 |
| KR20030066291A (ko) * | 2002-02-01 | 2003-08-09 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 |
-
1983
- 1983-08-22 JP JP58153556A patent/JPS6045035A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214466A (ja) * | 1985-03-19 | 1986-09-24 | Sanyo Electric Co Ltd | 半導体装置 |
| JPH0412530A (ja) * | 1990-05-02 | 1992-01-17 | Matsushita Electron Corp | 半導体集積回路 |
| KR20030066291A (ko) * | 2002-02-01 | 2003-08-09 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 |
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