JPS6094775A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
- Publication number
- JPS6094775A JPS6094775A JP58203078A JP20307883A JPS6094775A JP S6094775 A JPS6094775 A JP S6094775A JP 58203078 A JP58203078 A JP 58203078A JP 20307883 A JP20307883 A JP 20307883A JP S6094775 A JPS6094775 A JP S6094775A
- Authority
- JP
- Japan
- Prior art keywords
- film
- polycrystalline silicon
- oxide film
- layer
- conductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は特殊な膜除去技術を利用してセル面積を小さ
くすることを特徴とした３層の導電体層を有する半導体
記憶装置及びその製造方法に関するものである。
くすることを特徴とした３層の導電体層を有する半導体
記憶装置及びその製造方法に関するものである。
従来、この種の装置としては第１図に示すものがあった
。図において、１はシリコン基板、２゜３．４はそれぞ
れその一部分が重なっているポリシリコンなどの第１．
第２．第３の導電体層、５はこれら導電体層２．３．４
の導電体によって形成される電極間を絶縁分離し、これ
ら電極全体を保護するための酸化硅素な・どの絶縁膜で
ある。
。図において、１はシリコン基板、２゜３．４はそれぞ
れその一部分が重なっているポリシリコンなどの第１．
第２．第３の導電体層、５はこれら導電体層２．３．４
の導電体によって形成される電極間を絶縁分離し、これ
ら電極全体を保護するための酸化硅素な・どの絶縁膜で
ある。
次に動作について説明する。第１の導電体層であるゲー
ト２を接地し、第３の導電体層である多結晶シリコンの
制御ゲート４に正の高い電圧を印加すると、第１の多結
晶シリコンＮ２の表面の凹凸の部分に電界が集中して、
第２の導電体層である多結晶シリコンの浮遊グー１−３
に電子が注入し、情報が書き込まれる。次いで、第３の
多結晶シリコンの制御ゲート４がやはり高い電位に保た
れているときに、第２の多結晶シリコンの浮遊グー１−
３につながっている容量が接＋１１１されていると、電
子は第３と第２の多結晶シリコンゲート４．３の間の酸
化膜５をトンネルして第３の多結晶シリコンの制御ゲー
ト４へぬける。これらの一連の動作は薄い酸化膜中を多
結晶シリコン表面の突起による電界集中を利用してトン
ネルさせることができるという原理を応用したもので、
サイコア社の半導体装置に実際に利用されている（文献
： ＷｅｓｃｏｎＣｏｎｆ Ｒｅｃ １９８１） 。
ト２を接地し、第３の導電体層である多結晶シリコンの
制御ゲート４に正の高い電圧を印加すると、第１の多結
晶シリコンＮ２の表面の凹凸の部分に電界が集中して、
第２の導電体層である多結晶シリコンの浮遊グー１−３
に電子が注入し、情報が書き込まれる。次いで、第３の
多結晶シリコンの制御ゲート４がやはり高い電位に保た
れているときに、第２の多結晶シリコンの浮遊グー１−
３につながっている容量が接＋１１１されていると、電
子は第３と第２の多結晶シリコンゲート４．３の間の酸
化膜５をトンネルして第３の多結晶シリコンの制御ゲー
ト４へぬける。これらの一連の動作は薄い酸化膜中を多
結晶シリコン表面の突起による電界集中を利用してトン
ネルさせることができるという原理を応用したもので、
サイコア社の半導体装置に実際に利用されている（文献
： ＷｅｓｃｏｎＣｏｎｆ Ｒｅｃ １９８１） 。
この３つの導電体層である多結晶ポリシリコン層をもつ
半導体装置は以上のように構成されているので、それぞ
れの多結晶ポリシリコンゲートが薄い絶縁膜を介して一
部分は必ず重なっていなければならず、１つ１つのセル
においての面積はこの重なり部分を持つことで決まり、
その面積及び重なり具合を常に一定にするための製造工
程においで、そのゲートパターンの重ね合せの精度が必
要になるという欠点があった。
半導体装置は以上のように構成されているので、それぞ
れの多結晶ポリシリコンゲートが薄い絶縁膜を介して一
部分は必ず重なっていなければならず、１つ１つのセル
においての面積はこの重なり部分を持つことで決まり、
その面積及び重なり具合を常に一定にするための製造工
程においで、そのゲートパターンの重ね合せの精度が必
要になるという欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、最初に形成する下から２層目の導
電体層の形状に自己整合させて該層の下に一番下の導電
体層を形成できる半導体記憶装置及びその製造方法を提
供することを目的としている。
めになされたもので、最初に形成する下から２層目の導
電体層の形状に自己整合させて該層の下に一番下の導電
体層を形成できる半導体記憶装置及びその製造方法を提
供することを目的としている。
そこでまずこの発明に用いる半導体装置の製造方法であ
る所の、１つの導電体層の下にこれに自己整合した導電
体層を形成するための方法を第２図を用いて説明する。
る所の、１つの導電体層の下にこれに自己整合した導電
体層を形成するための方法を第２図を用いて説明する。
第２図（ａ）に示すシリコン基板１１の上に酸化膜１２
を形成し、さらにその−ヒに多結晶シリコン１３を形成
した構造において、第２図山）のように最上層の多結晶
シリコン１３をパターン形成する。さらに第２図（Ｃ１
に示すように、パターン形成された多結晶シリコン１３
をマスクとして、フッ化アンモニアの水溶液によって酸
化膜１２をエツチング除去すると、多結晶シリコン１３
の周辺部は水溶液のまわり込みによってその下の部分の
酸化膜も除去される。次に第２図（ｄｌに示すように、
多結晶シリコン１３表面を酸化し、薄い酸化膜１４を形
成した後、新たにその−にに多結晶シリコン膜１５を形
成する。次に」二記第２の多結晶シリコン１！ｉ！１５
に対し、プラズマによる異方性のエツチングという垂直
方向のみのエツチングを行なうと、第２図（ｅｌに示す
ように、酸化膜１２上及び多結晶シリコン１３−にの多
結晶シリコンはエツチングされるが、多結晶シリコン１
３の下の多結晶シリコンは残留し、多結晶シリコン１３
の形状に合せて、多結晶シリコン膜１５による電極が自
己整合されて形成される。
を形成し、さらにその−ヒに多結晶シリコン１３を形成
した構造において、第２図山）のように最上層の多結晶
シリコン１３をパターン形成する。さらに第２図（Ｃ１
に示すように、パターン形成された多結晶シリコン１３
をマスクとして、フッ化アンモニアの水溶液によって酸
化膜１２をエツチング除去すると、多結晶シリコン１３
の周辺部は水溶液のまわり込みによってその下の部分の
酸化膜も除去される。次に第２図（ｄｌに示すように、
多結晶シリコン１３表面を酸化し、薄い酸化膜１４を形
成した後、新たにその−にに多結晶シリコン膜１５を形
成する。次に」二記第２の多結晶シリコン１！ｉ！１５
に対し、プラズマによる異方性のエツチングという垂直
方向のみのエツチングを行なうと、第２図（ｅｌに示す
ように、酸化膜１２上及び多結晶シリコン１３−にの多
結晶シリコンはエツチングされるが、多結晶シリコン１
３の下の多結晶シリコンは残留し、多結晶シリコン１３
の形状に合せて、多結晶シリコン膜１５による電極が自
己整合されて形成される。
次に本発明の一実施例による半導体記憶装置を第３図に
示す。
示す。
第３図において、１はシリコン基板、５はその上に形成
された厚い酸化膜である。また２、３゜４は２つの眉間
で垂直方向に重なる領域を有する第１．第２．第３の半
導体層である。次に本装置の製造方法について説明する
と、シリコン基板１１′−。
された厚い酸化膜である。また２、３゜４は２つの眉間
で垂直方向に重なる領域を有する第１．第２．第３の半
導体層である。次に本装置の製造方法について説明する
と、シリコン基板１１′−。
上の形成した酸化膜５の上に第２の導電体層となる多結
晶シリコンの電極３を形成し、その表面を薄く酸化し、
他の多結晶シリコンとの間の絶縁膜を形成する。ここで
、上記説明した多結晶シリコン１３の下にこれと自己整
合して多結晶シリコン膜１５を形成した方法を用いて、
多結晶シリコン３の下に第１の導電体層となる多結晶シ
リコンのゲート２を形成する。このようにすることによ
り、多結晶シリコン２を多結晶シリコン３に自己整合し
て形成でき、しかも垂直方向に重ねているので、平面的
な電極面積を小さくできることが、本発明の大きな利点
である。さらに、」−記多結晶シリコン３及び２を覆っ
て酸化膜５を形成し、該酸化膜５を介して第３の導電体
層となる多結晶シリコンのゲート４を形成し、さらにこ
の」−にも表面保護のための酸化膜５を形成することに
よって従来とほぼ同一構造の半導体記憶装置を１りるこ
とができる。
晶シリコンの電極３を形成し、その表面を薄く酸化し、
他の多結晶シリコンとの間の絶縁膜を形成する。ここで
、上記説明した多結晶シリコン１３の下にこれと自己整
合して多結晶シリコン膜１５を形成した方法を用いて、
多結晶シリコン３の下に第１の導電体層となる多結晶シ
リコンのゲート２を形成する。このようにすることによ
り、多結晶シリコン２を多結晶シリコン３に自己整合し
て形成でき、しかも垂直方向に重ねているので、平面的
な電極面積を小さくできることが、本発明の大きな利点
である。さらに、」−記多結晶シリコン３及び２を覆っ
て酸化膜５を形成し、該酸化膜５を介して第３の導電体
層となる多結晶シリコンのゲート４を形成し、さらにこ
の」−にも表面保護のための酸化膜５を形成することに
よって従来とほぼ同一構造の半導体記憶装置を１りるこ
とができる。
本実施例によれば、読出し書込みのための電極構造セル
の面積を小さくすることができる−にに、自己整合形で
これらの電極を形成することができる。
の面積を小さくすることができる−にに、自己整合形で
これらの電極を形成することができる。
なお、上記実施例では、２番目に形成する多結晶シリコ
ンのみを自己整合的に形成したが、第４図に示すように
、シリコン基板」二の酸化膜５を予め厚く形成すること
によって、多結晶シリコンのゲート４に自己整合さセて
多結晶シリコン電極２゜３をくり返し形成してもよい。
ンのみを自己整合的に形成したが、第４図に示すように
、シリコン基板」二の酸化膜５を予め厚く形成すること
によって、多結晶シリコンのゲート４に自己整合さセて
多結晶シリコン電極２゜３をくり返し形成してもよい。
以上のように、この発明によれば、２つの層間で垂直方
向に部分的に重なる領域を有する下から第１．第２．第
３の導電体層を有する半導体記憶装置において、下から
第１層目の導電体層を第２層目の導電体層の形状に自己
整合して形成するようにしたので、読出し書込みのため
の電極構造セルの面積を小さくすることができる効果が
ある。
向に部分的に重なる領域を有する下から第１．第２．第
３の導電体層を有する半導体記憶装置において、下から
第１層目の導電体層を第２層目の導電体層の形状に自己
整合して形成するようにしたので、読出し書込みのため
の電極構造セルの面積を小さくすることができる効果が
ある。
第１図は従来の半導体記憶装置を示す断面図、第２図は
この発明に必要な製造方法を説明するための図、第３図
はこの発明の一実施例を示す断面図、第４図はこの発明
の他の実施例を示す断面図である。 図において、１はシリコン基板、２． ３． ４は多結
晶シリコンのゲート（第１．第２．第３の導電体層）、
５は酸化膜、１１はシリコン基板、１２は酸化膜、１３
は多結晶シリコン、１４は酸化膜、１５は多結晶シリコ
ンである。 代理人 大岩増雄 第１図 第２図
この発明に必要な製造方法を説明するための図、第３図
はこの発明の一実施例を示す断面図、第４図はこの発明
の他の実施例を示す断面図である。 図において、１はシリコン基板、２． ３． ４は多結
晶シリコンのゲート（第１．第２．第３の導電体層）、
５は酸化膜、１１はシリコン基板、１２は酸化膜、１３
は多結晶シリコン、１４は酸化膜、１５は多結晶シリコ
ンである。 代理人 大岩増雄 第１図 第２図
Claims (2)
- （１）２つの層の間で垂直方向に部分的に重なる領域を
有する下から第１．第２．第３の導電体層を有し情報を
暑込み、続出し可能な半導体記憶装置であって、第１の
導電体層が第２の導電体層の形状に自己整合して形成さ
れていることを特徴とする半導体記憶装置。 ゛ - （２） 半導体基板上に酸化膜を形成する工程と、上記
酸化膜の上に多結晶シリコンからなる第２の導電体層を
パターン形成する工程と、該パターン形成された第２の
導電体層をマスクとして」二記酸化膜をエツチング除去
する工程と、」二記第２の導電体層の多結晶シリコン表
面を酸化して薄い酸化膜層を形成する工程と、」二記薄
い酸化膜層及び」二記エツチングされた後の酸化膜表面
を覆って多結晶シリコン層を形成する工程と、この多結
晶シリコン層に対しプラズマによる垂直方向のエツチン
グを施し上記第２の導電体層の下にこれに自己整合した
多結晶シリコンによる第１の導電体層を形成する工程と
、上記第２及び第１の導電体層の上に酸化膜を形成する
工程と、上記第２の導電体層の一部の上に上記酸化膜を
介してまたがるよう多結晶シリコンからなる第３の導電
体層を作成する工程と、該第３の導電体層の上に酸化膜
を形成する工程とを備えたことを特徴とする半導体記憶
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58203078A JPS6094775A (ja) | 1983-10-27 | 1983-10-27 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58203078A JPS6094775A (ja) | 1983-10-27 | 1983-10-27 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6094775A true JPS6094775A (ja) | 1985-05-27 |
Family
ID=16467986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58203078A Pending JPS6094775A (ja) | 1983-10-27 | 1983-10-27 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6094775A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5610719A (en) * | 1979-07-06 | 1981-02-03 | Fujitsu Ltd | Automatic gain control device |
| JPS5854668A (ja) * | 1981-09-29 | 1983-03-31 | Fujitsu Ltd | 電気的消去型読出し専用メモリおよびその製造方法 |
-
1983
- 1983-10-27 JP JP58203078A patent/JPS6094775A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5610719A (en) * | 1979-07-06 | 1981-02-03 | Fujitsu Ltd | Automatic gain control device |
| JPS5854668A (ja) * | 1981-09-29 | 1983-03-31 | Fujitsu Ltd | 電気的消去型読出し専用メモリおよびその製造方法 |
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