JPS6096925A - 信号変換回路 - Google Patents
信号変換回路Info
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- JPS6096925A JPS6096925A JP20517683A JP20517683A JPS6096925A JP S6096925 A JPS6096925 A JP S6096925A JP 20517683 A JP20517683 A JP 20517683A JP 20517683 A JP20517683 A JP 20517683A JP S6096925 A JPS6096925 A JP S6096925A
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- 238000006243 chemical reaction Methods 0.000 claims description 8
- 238000001514 detection method Methods 0.000 claims 1
- 230000003247 decreasing effect Effects 0.000 abstract description 4
- 230000003071 parasitic effect Effects 0.000 abstract description 4
- 239000003990 capacitor Substances 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 3
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、Ａ／Ｄ変換器あるいはＬ）／Ａ変換器等の信
号変換装置、特に、その基準電圧形成手段に関するもの
である。
号変換装置、特に、その基準電圧形成手段に関するもの
である。
従来例の構成とその問題点
電圧基準として変換を行なうモノリシックのＡ／Ｄ変換
器やＤ／Ａ変換器では、各ステップの変換基準電圧を得
るために、直列に複数の抵抗を接続して、１ケの基準電
源の電圧を分圧する手段を用いることが多い。第１図は
前記分圧手段の代表的回路図で、１〜３２は各抵抗、２
００は↓（準電圧源、２０１．２０２はその電源用端子
、３００〜３３２は各寄生容量である。この電圧分割回
路の抵抗の抵抗値の総和をＲ１寄生容量の容量値の総和
孕Ｃ之するｇたとえハ、抵抗１〜３２はその値がすべて
等しいとし、それぞれ１ＫＧ＋とした０ここでこの電圧
分割回路で発生する電圧が供給さ′ｚ′しる回路（例え
ばアナログスイッチや比較器）の入力容量を充放電する
場合の時定数音τとするとτ−５ＣＲ・・（１） となる。この電圧分割回路を用いてＮビット分割能のＡ
／Ｄ変換器あるいはｖ／Ａ変換？！；ｊ ’に’構成し
、±↓’ＬＳＢの精度を得るのに必要な充放電時間ｔは ｔ ：ｌ：（（Ｎ＋１ ）Ｒｎ ２） ｒ ・・・−（
２）となる。例えば１０ビツトの逐次比較型Ａ／Ｄ変換
器の場合は変換時間Ｔは Ｔ ＝ １ｏ ｔ −（ｓ） となる。式（３）に式（２）全代入するとＴｚ了６τ となる。したがってこの電圧分割回路を用いたＡ／Ｄ変
換器あるいはＤ／Ａ変換器を高速化あるいは高精度化す
るには式０）で示さ几る時定数τを小さくすることが重
要である。時定数τを小さくするには式（１）より容量
総和Ｃあるいは抵抗総和Ｒを小さくすればよい。容量総
和Ｃあるいは抵抗総和Ｒを小さくするには電圧分割回路
の抵抗の長さを短くすることがＭ効である。しかし第１
図に示すような抵抗の直列接続による回路構成では、中
間端子などの接続のため抵抗の長さを短くするには限度
があり、この方式で容量総和Ｃあるいは抵抗総和Ｒ′ｆ
ｆ：小さくしてＡ／Ｄ変換器あるいはＤ／Ａ変換器の高
速化あるいは高精度化を図るには限界があった。
器やＤ／Ａ変換器では、各ステップの変換基準電圧を得
るために、直列に複数の抵抗を接続して、１ケの基準電
源の電圧を分圧する手段を用いることが多い。第１図は
前記分圧手段の代表的回路図で、１〜３２は各抵抗、２
００は↓（準電圧源、２０１．２０２はその電源用端子
、３００〜３３２は各寄生容量である。この電圧分割回
路の抵抗の抵抗値の総和をＲ１寄生容量の容量値の総和
孕Ｃ之するｇたとえハ、抵抗１〜３２はその値がすべて
等しいとし、それぞれ１ＫＧ＋とした０ここでこの電圧
分割回路で発生する電圧が供給さ′ｚ′しる回路（例え
ばアナログスイッチや比較器）の入力容量を充放電する
場合の時定数音τとするとτ−５ＣＲ・・（１） となる。この電圧分割回路を用いてＮビット分割能のＡ
／Ｄ変換器あるいはｖ／Ａ変換？！；ｊ ’に’構成し
、±↓’ＬＳＢの精度を得るのに必要な充放電時間ｔは ｔ ：ｌ：（（Ｎ＋１ ）Ｒｎ ２） ｒ ・・・−（
２）となる。例えば１０ビツトの逐次比較型Ａ／Ｄ変換
器の場合は変換時間Ｔは Ｔ ＝ １ｏ ｔ −（ｓ） となる。式（３）に式（２）全代入するとＴｚ了６τ となる。したがってこの電圧分割回路を用いたＡ／Ｄ変
換器あるいはＤ／Ａ変換器を高速化あるいは高精度化す
るには式０）で示さ几る時定数τを小さくすることが重
要である。時定数τを小さくするには式（１）より容量
総和Ｃあるいは抵抗総和Ｒを小さくすればよい。容量総
和Ｃあるいは抵抗総和Ｒを小さくするには電圧分割回路
の抵抗の長さを短くすることがＭ効である。しかし第１
図に示すような抵抗の直列接続による回路構成では、中
間端子などの接続のため抵抗の長さを短くするには限度
があり、この方式で容量総和Ｃあるいは抵抗総和Ｒ′ｆ
ｆ：小さくしてＡ／Ｄ変換器あるいはＤ／Ａ変換器の高
速化あるいは高精度化を図るには限界があった。
発明の目的
本発明は主にモノリシックのＡ／Ｄ変換器やＤ／Ａ変換
器の信号変換の基準となる電圧を得るために用いらｎる
電圧分割回路の抵抗の抵抗値を、チップ面積の増大を招
かずに９１価的に減少させ、Ａ／Ｄ変換器あるいはＤ／
Ａ変換器の高速化おるいは高精度化を図ることを目的と
してなさｒしたものである。
器の信号変換の基準となる電圧を得るために用いらｎる
電圧分割回路の抵抗の抵抗値を、チップ面積の増大を招
かずに９１価的に減少させ、Ａ／Ｄ変換器あるいはＤ／
Ａ変換器の高速化おるいは高精度化を図ることを目的と
してなさｒしたものである。
発明の構成
本発明は基準電圧端子間で直列に接続された複数の抵抗
で構成さｎる第１の直列抵抗群よりなる回路と前記回路
の中間接続点より端子を出してさらに前記端子を第２の
直列抵抗１Ｎ−のうちの所定抵抗で接続して抵抗値の和
を等価的に減少させた構成を有し、こＲ４−基準電圧入
力部に結続した信号変換÷積回路である。
で構成さｎる第１の直列抵抗群よりなる回路と前記回路
の中間接続点より端子を出してさらに前記端子を第２の
直列抵抗１Ｎ−のうちの所定抵抗で接続して抵抗値の和
を等価的に減少させた構成を有し、こＲ４−基準電圧入
力部に結続した信号変換÷積回路である。
実施例の説明
本発明の実施例を第２図に基づいて説明する。
第２図において抵抗１０１から抵抗１３２の３２本の抵
抗は５ビツトの分解能を持つ直列抵抗である。この直列
抵抗はたとえば８本毎に端子を出し抵抗１６１から抵抗
１６４の４本の抵抗ｋ 接ｌｉシしている。今、１０１
から１３２の３２本の抵抗の抵抗値の総和をＲ１寄生容
量４００〜４３２の容量値の総和をＲ１、寄生容量４６
０〜４５４の容量値の総和をＣ′とする。たとえばＲが
３２にΩ、Ｃが２ＰＦの場合、Ｒ’を２にΩ、Ｃ′を０
．１ Ｐ Ｆと設定すると、 Ｒ’＜Ｒ，σ（Ｃ・・・・・（４） と見做すことができ、この場合、前記充放電時定数τは
、 τ〜ＣＲ／ ・・・・・・（６） となり、１５１から１５４の４本の抵抗がない従来の回
路構成と比較すると、等価的に抵抗値がＲからＲ′に減
少したことにより、この電圧分割回路を各比較回路の所
定基準電圧（分圧）源に用いた八／Ｌ）変換器あるいは
Ｄ／Ａ変換器では、その動作速度を著しく改善づ−るこ
とができる０これはＡ／Ｄ変換器あるいｑＤ／Ａ変換器
の高速化あるいは高精度化につながる。また本発明はそ
の実施に゛、 −° 替→０央傭忰 於いても数本の抵抗を付加するだけでありチップ面積の
増大はごくわずかであり、第２図の回路図のような抵抗
の配置とすればレイアウト上何ら問題は発生しない。
抗は５ビツトの分解能を持つ直列抵抗である。この直列
抵抗はたとえば８本毎に端子を出し抵抗１６１から抵抗
１６４の４本の抵抗ｋ 接ｌｉシしている。今、１０１
から１３２の３２本の抵抗の抵抗値の総和をＲ１寄生容
量４００〜４３２の容量値の総和をＲ１、寄生容量４６
０〜４５４の容量値の総和をＣ′とする。たとえばＲが
３２にΩ、Ｃが２ＰＦの場合、Ｒ’を２にΩ、Ｃ′を０
．１ Ｐ Ｆと設定すると、 Ｒ’＜Ｒ，σ（Ｃ・・・・・（４） と見做すことができ、この場合、前記充放電時定数τは
、 τ〜ＣＲ／ ・・・・・・（６） となり、１５１から１５４の４本の抵抗がない従来の回
路構成と比較すると、等価的に抵抗値がＲからＲ′に減
少したことにより、この電圧分割回路を各比較回路の所
定基準電圧（分圧）源に用いた八／Ｌ）変換器あるいは
Ｄ／Ａ変換器では、その動作速度を著しく改善づ−るこ
とができる０これはＡ／Ｄ変換器あるいｑＤ／Ａ変換器
の高速化あるいは高精度化につながる。また本発明はそ
の実施に゛、 −° 替→０央傭忰 於いても数本の抵抗を付加するだけでありチップ面積の
増大はごくわずかであり、第２図の回路図のような抵抗
の配置とすればレイアウト上何ら問題は発生しない。
発明の詳細
な説明したように、本発明はモノリンツクのＡ／Ｄ変換
器や１）／Ａ変換器においてチップ面イｔＩの増大やレ
イアウトの変更に関する問題を発生させずに、信号変換
の基準となる電位をイ；するための電圧分圧回路の等価
抵抗値を低減させることができ、高速化や高精度化を図
ることができ、その］二業的価値は大である。
器や１）／Ａ変換器においてチップ面イｔＩの増大やレ
イアウトの変更に関する問題を発生させずに、信号変換
の基準となる電位をイ；するための電圧分圧回路の等価
抵抗値を低減させることができ、高速化や高精度化を図
ることができ、その］二業的価値は大である。
第１図は従来における電圧分割回路の回路図、第２図は
本発明による電圧分割回路の回路図０１〜３２．１０１
〜１３２及び１５１〜１５４・・・・・・抵抗、２０１
．２０２，２１１．２１２・・基準電圧端子、２００，
２１０ ・基熟電州、３００−３３２．４００〜４３２
．４５０〜４５４・・・・・寄生容量。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名Ｉｓ
１図 第 ２ 図
本発明による電圧分割回路の回路図０１〜３２．１０１
〜１３２及び１５１〜１５４・・・・・・抵抗、２０１
．２０２，２１１．２１２・・基準電圧端子、２００，
２１０ ・基熟電州、３００−３３２．４００〜４３２
．４５０〜４５４・・・・・寄生容量。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名Ｉｓ
１図 第 ２ 図
Claims (1)
- 基準電圧源に対して、複数の抵抗で構成さ扛た第１の直
列抵抗群と前記第１の直列抵抗群に並列に接続された第
２の直列抵抗群とを結合し、前記第１の直列抵抗群の少
くとも１つの中間端子と前記第２の直列抵抗群の少くと
も１つの中間端子とを相互に接続し、前記基準電圧源か
らの各分圧点ｋ ＋５ｉ定基準電圧入力部に結続した信
号変換◆検回路０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20517683A JPS6096925A (ja) | 1983-11-01 | 1983-11-01 | 信号変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20517683A JPS6096925A (ja) | 1983-11-01 | 1983-11-01 | 信号変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6096925A true JPS6096925A (ja) | 1985-05-30 |
| JPH0578214B2 JPH0578214B2 (ja) | 1993-10-28 |
Family
ID=16502678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20517683A Granted JPS6096925A (ja) | 1983-11-01 | 1983-11-01 | 信号変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6096925A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6427320A (en) * | 1987-07-22 | 1989-01-30 | Nec Corp | A-d converter |
| JPH05206861A (ja) * | 1992-01-29 | 1993-08-13 | Toshiba Corp | 抵抗ストリング回路 |
| WO1996016481A1 (en) * | 1994-11-21 | 1996-05-30 | Analog Devices, Inc. | Differential resistive string dac with improved integral non-linearity performance |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3019849U (ja) * | 1995-06-22 | 1996-01-12 | 幹雄 斉藤 | 脱落防止付きコンドーム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5672527A (en) * | 1979-11-19 | 1981-06-16 | Matsushita Electric Ind Co Ltd | Parallel analog-to-digital converter |
| JPS56146180A (en) * | 1980-03-26 | 1981-11-13 | Nichidenshi Technics Kk | Digital picture processor |
-
1983
- 1983-11-01 JP JP20517683A patent/JPS6096925A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5672527A (en) * | 1979-11-19 | 1981-06-16 | Matsushita Electric Ind Co Ltd | Parallel analog-to-digital converter |
| JPS56146180A (en) * | 1980-03-26 | 1981-11-13 | Nichidenshi Technics Kk | Digital picture processor |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6427320A (en) * | 1987-07-22 | 1989-01-30 | Nec Corp | A-d converter |
| JPH05206861A (ja) * | 1992-01-29 | 1993-08-13 | Toshiba Corp | 抵抗ストリング回路 |
| WO1996016481A1 (en) * | 1994-11-21 | 1996-05-30 | Analog Devices, Inc. | Differential resistive string dac with improved integral non-linearity performance |
| US5627537A (en) * | 1994-11-21 | 1997-05-06 | Analog Devices, Inc. | Differential string DAC with improved integral non-linearity performance |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0578214B2 (ja) | 1993-10-28 |
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