JPS6110228Y2 - - Google Patents
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- Publication number
- JPS6110228Y2 JPS6110228Y2 JP15545377U JP15545377U JPS6110228Y2 JP S6110228 Y2 JPS6110228 Y2 JP S6110228Y2 JP 15545377 U JP15545377 U JP 15545377U JP 15545377 U JP15545377 U JP 15545377U JP S6110228 Y2 JPS6110228 Y2 JP S6110228Y2
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- JP
- Japan
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- timer
- lsi
- integrated circuit
- circuit
- signal
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- 230000004913 activation Effects 0.000 claims description 10
- 230000006870 function Effects 0.000 description 9
- 102100023457 Chloride channel protein 1 Human genes 0.000 description 1
- 101000906651 Homo sapiens Chloride channel protein 1 Proteins 0.000 description 1
- 101000906633 Homo sapiens Chloride channel protein 2 Proteins 0.000 description 1
- 101000620620 Homo sapiens Placental protein 13-like Proteins 0.000 description 1
- 102100022336 Placental protein 13-like Human genes 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Electric Clocks (AREA)
Description
【考案の詳細な説明】
この考案は従来の時計用大規模集積回路を有効
に活用して、タイマーの動作時間を24時間まで可
能にした電子式タイマ時計に係り、特にタイマ作
動中に使用者の誤操作等により一度セツトしたタ
イマ作動時間が変更されるのを防止したものであ
る。
に活用して、タイマーの動作時間を24時間まで可
能にした電子式タイマ時計に係り、特にタイマ作
動中に使用者の誤操作等により一度セツトしたタ
イマ作動時間が変更されるのを防止したものであ
る。
近年、TVやFMラジオ等の留守録音・録画が
盛んになりこの種のタイマーがますます望まれて
いる反面、TVやラジオ等の放送時間が２時間を
越える場合が多くなり、従来の１時間用タイマー
装置では前記要求が満されていない状況にある。
盛んになりこの種のタイマーがますます望まれて
いる反面、TVやラジオ等の放送時間が２時間を
越える場合が多くなり、従来の１時間用タイマー
装置では前記要求が満されていない状況にある。
そこで本考案者等は上記の点に鑑み、従来の時
計用大規模集積回路を有効に活用してタイマーの
作動時間を24時間まで可能にした電子式タイマ装
置を提案した。すなわちタイマ作動時間をほぼ同
一のタイマ機能を有する２個の時計用大規模集積
回路（LSI1，LIS2）でセツトしたもので、一方の
集積回路LSI1から発生したタイマ作動信号ａを
タイマ出力発生用のフリツプフロツプ回路FFC
のセツト入力端子SEに印加すると、この出力端
子から信号ｂが発生し、この信号ｂで第２の大規
模集積回路LSI2を動作させることにより、タイ
マ機能を開始させ所定時間経過後に第２の集積回
路LSI2から発生したタイマ作動信号ｃを上記フ
リツプフロツプ回路FFCのリセツト入力端子RE
に印加させてタイマ機能を終了させるようにした
ものである。この従来例と本考案の同一部分は同
一符号を用いた。
計用大規模集積回路を有効に活用してタイマーの
作動時間を24時間まで可能にした電子式タイマ装
置を提案した。すなわちタイマ作動時間をほぼ同
一のタイマ機能を有する２個の時計用大規模集積
回路（LSI1，LIS2）でセツトしたもので、一方の
集積回路LSI1から発生したタイマ作動信号ａを
タイマ出力発生用のフリツプフロツプ回路FFC
のセツト入力端子SEに印加すると、この出力端
子から信号ｂが発生し、この信号ｂで第２の大規
模集積回路LSI2を動作させることにより、タイ
マ機能を開始させ所定時間経過後に第２の集積回
路LSI2から発生したタイマ作動信号ｃを上記フ
リツプフロツプ回路FFCのリセツト入力端子RE
に印加させてタイマ機能を終了させるようにした
ものである。この従来例と本考案の同一部分は同
一符号を用いた。
しかし、上記構成の装置におては、第２の集積
回路LSI2の時刻セツト入力端子Ｓ，Ｆ，SEC
（ＳはSLOW送り、ＦはFAST送り、SECは秒リ
セツト）が外部より操作できるため、タイマ作動
中に使用者が不用意に前記時刻セツト端子（Ｓ，
Ｆ，SEC）を操作すると、最初に設定した時刻
にずれが生じるという欠点があつた。
回路LSI2の時刻セツト入力端子Ｓ，Ｆ，SEC
（ＳはSLOW送り、ＦはFAST送り、SECは秒リ
セツト）が外部より操作できるため、タイマ作動
中に使用者が不用意に前記時刻セツト端子（Ｓ，
Ｆ，SEC）を操作すると、最初に設定した時刻
にずれが生じるという欠点があつた。
この考案は上記欠点を解消するために、設定時
刻にタイマ作動信号を発生し、所定時間計数後に
タイマ作動信号を発生する第１の時計用大規模集
積回路LSI1と、第１の時計用集積回路LSI1と同
機能を有し、この集積回路LSI1からのタイマ作
動信号でリセツトが解除される第２の時計用大規
模集積回路LSI2と、上記第１の集積回路LSI1か
らのタイマ作動信号でリセツトされ、所定時間経
過後の第２の集積回路LSI2からのタイマ作動信
号でリセツトされるタイマ出力発生用フリツプフ
ロツプ回路FFCを備えた電子式タイマ装置にお
いて、前記タイマ出力発生用フリツプフロツプ回
路FFCの出力信号によつてオン・オフ動作する
スイツチング回路SWCを上記第２の時刻セツト
入力端子Ｓ，Ｆ，SECに接続したものである。
刻にタイマ作動信号を発生し、所定時間計数後に
タイマ作動信号を発生する第１の時計用大規模集
積回路LSI1と、第１の時計用集積回路LSI1と同
機能を有し、この集積回路LSI1からのタイマ作
動信号でリセツトが解除される第２の時計用大規
模集積回路LSI2と、上記第１の集積回路LSI1か
らのタイマ作動信号でリセツトされ、所定時間経
過後の第２の集積回路LSI2からのタイマ作動信
号でリセツトされるタイマ出力発生用フリツプフ
ロツプ回路FFCを備えた電子式タイマ装置にお
いて、前記タイマ出力発生用フリツプフロツプ回
路FFCの出力信号によつてオン・オフ動作する
スイツチング回路SWCを上記第２の時刻セツト
入力端子Ｓ，Ｆ，SECに接続したものである。
以下この考案の一実施例を図面により説明す
る。LSI1，LSI2は図示されない計時カウンタ回
路やメモリ回路などを集積化した時計用大規模集
積回路で、設定時刻にタイマ作動信号を生生起
し、所定時間（59分）計時後にタイマ停止信号を
生起するタイマ機能を有するものである。TDC
は上記集積回路LSI1，LSI2の各表示入力端子
X1，X2に表示切換回路GCを介して共通接続され
た時・分・秒単位の表示回路、FFCはタイマ出
力発生用のフリツプフロツプ回路で、このフリツ
プフロツプ回路FFCのセツト入力端子SEおよび
リツト入力端子REには上記集積回路LSI1，LSI2
の各タイマ・アウト端子TO1，TO2がそれぞれ電
気的に接続されている。CLC1は第２の集積回路
LSI2を常時はリセツト状態に拘束し、第１の集
積回路LSI1からタイマ作動信号を受けて上記第
２の集積回路LSI2のリセツト状態を解除させる
リセツト解除回路で、たとえばスイツチングトラ
ンジスタTR1、抵抗R1，R2、ダイオードD1〜D5
などからなり、ダイオードD1〜D3の各カソード
極側が上記集積回路LSI2の時刻セツト入力端子
Ｓ，Ｆ，SEC（ＳはSLOW送り、ＦはFAST送
り、SECは秒リセツト）にそれぞれ電気的に接
続され、フリツプフロツプ回路FFCの出力端子
ＱがスイツチングトランジスタTR1のベース極に
接続されている。CLC2は前記リセツト解除回路
CLC1と並列に接続された操作スイツチＰ（P1，
P2，P3）と抵抗R3とからなる手動操作回路で、リ
セツト解除回路CLC1と同様第２の集積回路LSI2
の時刻セツト入力端子、Ｓ，Ｆ，SECに電気的
に接続されている。
る。LSI1，LSI2は図示されない計時カウンタ回
路やメモリ回路などを集積化した時計用大規模集
積回路で、設定時刻にタイマ作動信号を生生起
し、所定時間（59分）計時後にタイマ停止信号を
生起するタイマ機能を有するものである。TDC
は上記集積回路LSI1，LSI2の各表示入力端子
X1，X2に表示切換回路GCを介して共通接続され
た時・分・秒単位の表示回路、FFCはタイマ出
力発生用のフリツプフロツプ回路で、このフリツ
プフロツプ回路FFCのセツト入力端子SEおよび
リツト入力端子REには上記集積回路LSI1，LSI2
の各タイマ・アウト端子TO1，TO2がそれぞれ電
気的に接続されている。CLC1は第２の集積回路
LSI2を常時はリセツト状態に拘束し、第１の集
積回路LSI1からタイマ作動信号を受けて上記第
２の集積回路LSI2のリセツト状態を解除させる
リセツト解除回路で、たとえばスイツチングトラ
ンジスタTR1、抵抗R1，R2、ダイオードD1〜D5
などからなり、ダイオードD1〜D3の各カソード
極側が上記集積回路LSI2の時刻セツト入力端子
Ｓ，Ｆ，SEC（ＳはSLOW送り、ＦはFAST送
り、SECは秒リセツト）にそれぞれ電気的に接
続され、フリツプフロツプ回路FFCの出力端子
ＱがスイツチングトランジスタTR1のベース極に
接続されている。CLC2は前記リセツト解除回路
CLC1と並列に接続された操作スイツチＰ（P1，
P2，P3）と抵抗R3とからなる手動操作回路で、リ
セツト解除回路CLC1と同様第２の集積回路LSI2
の時刻セツト入力端子、Ｓ，Ｆ，SECに電気的
に接続されている。
SWCは前記手動操作回路CLC2の出力側とフリ
ツプフロツプ回路FFCの出力端子Ｑとの間に挿
入されたスイツチング回路で、スイツチングトラ
ンジスタTr2、抵抗R4、ダイオードD5，D6，D7と
からなりフリツプフロツプ回路FFCの出力信号
によつてON・OFF動作を行なう。
ツプフロツプ回路FFCの出力端子Ｑとの間に挿
入されたスイツチング回路で、スイツチングトラ
ンジスタTr2、抵抗R4、ダイオードD5，D6，D7と
からなりフリツプフロツプ回路FFCの出力信号
によつてON・OFF動作を行なう。
上記各集積回路LSI1，LSI2の各タイマ・オ
フ・イン端子TI1，TI2にはフリツプフロツプ回
路FFCの出力端子Ｑおよび反転出力端子がそ
れぞれ電気的に接続されている。RCは、ラジオ
などの電子装置（図示せず）の電源を開閉させる
リレー回路である。
フ・イン端子TI1，TI2にはフリツプフロツプ回
路FFCの出力端子Ｑおよび反転出力端子がそ
れぞれ電気的に接続されている。RCは、ラジオ
などの電子装置（図示せず）の電源を開閉させる
リレー回路である。
つぎに上記構成の作動について説明する。
いま、現在時刻が１時00分、タイマ動作開始の
時間を２時00分、タイマ動作終了の時刻を５時00
分とする。まず外部からのスイツチ操作で第１の
集積回路LSI1に２時00分を記憶させ、第２の集
積回路LSI2に３時間（５−２時間）を記憶させ
る。
時間を２時00分、タイマ動作終了の時刻を５時00
分とする。まず外部からのスイツチ操作で第１の
集積回路LSI1に２時00分を記憶させ、第２の集
積回路LSI2に３時間（５−２時間）を記憶させ
る。
設定時刻２時00分になると、第１の集積回路
LSI1のタイマ・アウト端子TO1にタイマ作動信号
ａが生起され、この信号ａがフリツプフロツプ回
路FFCのセツト入力端子SEに印加されると、フ
リツプフロツプ回路FFCの出力端子Ｑから出力
信号ｂが出力される。この出力信号ｂはリセツト
解除回路CLC1、リレー回路RC、スイツチング回
路SWCおよび第１の集積回路LSI1のタイマ・オ
フ・オン端子TI1に印加さる。第１の集積回路
LSI1のタイマ・オフ・オン端子TI1に出力信号ｂ
が印加されると、同集積回路LSI1の所定時間
（59分）の計時パルスが一掃される。
LSI1のタイマ・アウト端子TO1にタイマ作動信号
ａが生起され、この信号ａがフリツプフロツプ回
路FFCのセツト入力端子SEに印加されると、フ
リツプフロツプ回路FFCの出力端子Ｑから出力
信号ｂが出力される。この出力信号ｂはリセツト
解除回路CLC1、リレー回路RC、スイツチング回
路SWCおよび第１の集積回路LSI1のタイマ・オ
フ・オン端子TI1に印加さる。第１の集積回路
LSI1のタイマ・オフ・オン端子TI1に出力信号ｂ
が印加されると、同集積回路LSI1の所定時間
（59分）の計時パルスが一掃される。
一方、第２の集積回路LSI2は設定時刻２時に
なるまでの間、リセツト解除回路CLC1から電圧
Vcが時刻セツト入力端子Ｓ，Ｆ，SECに印加さ
れてリセツト状態に拘束されいる。ところが、上
記第１の集積回路LSI1からタイマ作動信号ａが
生起されると同時に、上述のフリツプフロツプ回
路FFCからの出力信号ｂでトランジスタTr1が導
通状態となつて電圧Vcが時刻セツト入力端子
Ｓ，Ｆ，SECに印加されなくなるため上記集積
回路LSI2はリセツトが解除され、計時動作を開
始する。
なるまでの間、リセツト解除回路CLC1から電圧
Vcが時刻セツト入力端子Ｓ，Ｆ，SECに印加さ
れてリセツト状態に拘束されいる。ところが、上
記第１の集積回路LSI1からタイマ作動信号ａが
生起されると同時に、上述のフリツプフロツプ回
路FFCからの出力信号ｂでトランジスタTr1が導
通状態となつて電圧Vcが時刻セツト入力端子
Ｓ，Ｆ，SECに印加されなくなるため上記集積
回路LSI2はリセツトが解除され、計時動作を開
始する。
リレー回路RCでは、上記出力信号ｂが印加さ
れるとリレー（図示せず）が作動しラジオなどの
電子装置の電源の開（または閉）操作が行なわれ
る。
れるとリレー（図示せず）が作動しラジオなどの
電子装置の電源の開（または閉）操作が行なわれ
る。
またスイツチング回路SWCでは、上記信号ｂ
が印加される前までトランジスタTr2が不導通状
態になつており、上記第２の集積回路LSI2の
FAST、SLOW、SECは手動操作回路CLC2によ
り操作できる。ところが、上記フリツプフロツプ
回路FFCからの出力信号ｂでトランジスタTr2が
導通状態となり手動操作回路CLC2の機能が停止
拘束される。それで前記集積回路LSI2の計時動
作中はSLOW，FAST，SECのスイツチP1，P2，
P3を操作しても集積回路LSI2の影響をおよぼさ
ない。
が印加される前までトランジスタTr2が不導通状
態になつており、上記第２の集積回路LSI2の
FAST、SLOW、SECは手動操作回路CLC2によ
り操作できる。ところが、上記フリツプフロツプ
回路FFCからの出力信号ｂでトランジスタTr2が
導通状態となり手動操作回路CLC2の機能が停止
拘束される。それで前記集積回路LSI2の計時動
作中はSLOW，FAST，SECのスイツチP1，P2，
P3を操作しても集積回路LSI2の影響をおよぼさ
ない。
５時00分になると、上記集積回路LSI2のタイ
マ・アウト端子TO2にタイマ作動信号ｃが生起
し、この信号ｃがフリツプフロツプ回路FFCの
リセツト入力端子REに印加される。この時上記
フリツプフロツプ回路FFCの反転出力からの
信号ｄが第２の集積回路LSI2のタイマ・オフ・
オン端子TI2に印加されるため、この集積回路
LSI2における所定時間（59分）の計時パルスP2
は一掃されるとともに、第２の集積回路LSI2の
リセツト解除回路CLC1とリレー回路RCおよびス
イツチング回路SWCは元の状態に復帰する。以
上の過程をへてタイマ機能は停止される。
マ・アウト端子TO2にタイマ作動信号ｃが生起
し、この信号ｃがフリツプフロツプ回路FFCの
リセツト入力端子REに印加される。この時上記
フリツプフロツプ回路FFCの反転出力からの
信号ｄが第２の集積回路LSI2のタイマ・オフ・
オン端子TI2に印加されるため、この集積回路
LSI2における所定時間（59分）の計時パルスP2
は一掃されるとともに、第２の集積回路LSI2の
リセツト解除回路CLC1とリレー回路RCおよびス
イツチング回路SWCは元の状態に復帰する。以
上の過程をへてタイマ機能は停止される。
なお本装置において、タイマ機能が作動中にタ
イマ設定時間を変更する必要に迫られたときは、
解除スイツチSWを開放すればスイツチング回路
SWCのトランジスタTr2が遮断でき、手動操作回
路CLC2の操作スイツチＰ（P1，P2，P3）の操作が
自由に行える。
イマ設定時間を変更する必要に迫られたときは、
解除スイツチSWを開放すればスイツチング回路
SWCのトランジスタTr2が遮断でき、手動操作回
路CLC2の操作スイツチＰ（P1，P2，P3）の操作が
自由に行える。
以上の構成を有する考案によれば、所定時刻に
第１の集積回路LSI1から発生されたタイマ作動
信号ａがフリツプフロツプ回路FFCに印加され
ることによつて、フリツプフロツプ回路FFCの
出力端子Ｑから発生する出力信号ｂによつてスイ
ツチング回路SWCをオン動作させて、手動操作
回路CLC2の機能を停止拘束させるようにしたの
で、一度セツトしたタイマ動作時間がタイム動作
中は使用者によつて誤操作されても、タイマ動作
時間がずれることがないという実用的効果を奏す
る。
第１の集積回路LSI1から発生されたタイマ作動
信号ａがフリツプフロツプ回路FFCに印加され
ることによつて、フリツプフロツプ回路FFCの
出力端子Ｑから発生する出力信号ｂによつてスイ
ツチング回路SWCをオン動作させて、手動操作
回路CLC2の機能を停止拘束させるようにしたの
で、一度セツトしたタイマ動作時間がタイム動作
中は使用者によつて誤操作されても、タイマ動作
時間がずれることがないという実用的効果を奏す
る。
図面は本考案の一実施例である電子式タイマ装
置の電気回路図である。 LSI1，LSI2……時計用大規模集積回路、ａ…
…第１の集積回路LSI1からのタイマ作動信号、
ｃ……第２の集積回路LSI2からのタイマ作動信
号、FFC……タイマ出力発生用フリツプフロツ
プ回路、ｂ……タイマ出力発生用フリツプフロツ
プ回路FFCの出力信号。
置の電気回路図である。 LSI1，LSI2……時計用大規模集積回路、ａ…
…第１の集積回路LSI1からのタイマ作動信号、
ｃ……第２の集積回路LSI2からのタイマ作動信
号、FFC……タイマ出力発生用フリツプフロツ
プ回路、ｂ……タイマ出力発生用フリツプフロツ
プ回路FFCの出力信号。
Claims (1)
- 設定時刻にタイマ作動信号ａを発生する第１の
時計用大規模集積回路LSI1と、第１の集積回路
LSI1とほぼ同機能を有し、この集積回路LSI1か
らのタイマ作動信号でリセツトが解除される第２
の時計用大規模集積回路LSI2と、上記第１の集
積回路LSI1からのタイマ作動信号ａでセツトさ
れ、所定時間経過後の第２の集積回路LSI2から
のタイマ作動信号ｃでリセツトされるタイマ出力
発生用フリツプフロツプ回路FFCを備えた電子
式タイマ装置において、前記タイマ出力発生用フ
リツプフロツプ回路FFCの出力信号ｂによつて
オン・オフ動作するスイツチング回路SWCを上
記第２の集積回路LSI2の時刻セツト入力端子
（Ｓ，Ｆ，SEC）に接続した電子式タイマ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15545377U JPS6110228Y2 (ja) | 1977-11-19 | 1977-11-19 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15545377U JPS6110228Y2 (ja) | 1977-11-19 | 1977-11-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5481368U JPS5481368U (ja) | 1979-06-09 |
| JPS6110228Y2 true JPS6110228Y2 (ja) | 1986-04-02 |
Family
ID=29144496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15545377U Expired JPS6110228Y2 (ja) | 1977-11-19 | 1977-11-19 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6110228Y2 (ja) |
-
1977
- 1977-11-19 JP JP15545377U patent/JPS6110228Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5481368U (ja) | 1979-06-09 |
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