JPS61112364A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61112364A JPS61112364A JP59233106A JP23310684A JPS61112364A JP S61112364 A JPS61112364 A JP S61112364A JP 59233106 A JP59233106 A JP 59233106A JP 23310684 A JP23310684 A JP 23310684A JP S61112364 A JPS61112364 A JP S61112364A
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- JP
- Japan
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- semiconductor region
- germanium
- silicon
- channel
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は半導体装置に関し、特に高性能、相補型ＭＩＳ
ＦＥＴ（金属絶縁体半導体ＦＥＴ）集積回路に好適な半
導体装置に関する。
ＦＥＴ（金属絶縁体半導体ＦＥＴ）集積回路に好適な半
導体装置に関する。
［背景技術］。
従来の相補型電界効果トランジスタ、特に、酸化膜絶縁
膜を用いた相補型ＭＯ５ＦＥＴ （以下ＣＭＯＳと称す
）では、シリコン中の電子と正孔の移動度の差により回
路遅延時間にアンバランスが生じる。シリコン中の移動
度は電子が１６００ ｃｒＫ／Ｖ−ｓｅｃで正孔が５０
０ ａｎｔ ／ Ｖ−ｓｅｃであり、ＭＯ８素子のオン
抵抗は移動度に反比例するのでＰＭＯ８はＮＭＯ８の約
３倍の抵抗を持つことになる。
膜を用いた相補型ＭＯ５ＦＥＴ （以下ＣＭＯＳと称す
）では、シリコン中の電子と正孔の移動度の差により回
路遅延時間にアンバランスが生じる。シリコン中の移動
度は電子が１６００ ｃｒＫ／Ｖ−ｓｅｃで正孔が５０
０ ａｎｔ ／ Ｖ−ｓｅｃであり、ＭＯ８素子のオン
抵抗は移動度に反比例するのでＰＭＯ８はＮＭＯ８の約
３倍の抵抗を持つことになる。
従って、ＣＭＯＳインバータ回路を構成した場合。
出力がｒｒ Ｌ ｎレベル（Ｏｖ）から” Ｈ” Ｌ／
ベベル５ｖ）に変化する時間は、ｒｒ Ｈ＋＋レベルか
ら” Ｌ ”レベルに変化する時間の約３倍にも達して
しまう。また、インバータの論理スレッシュホルド電圧
は、電源電圧５ｖの時、約１．８ｖ程度の低い値になり
、入力のノイズマージンが小さくなってしまう。
ベベル５ｖ）に変化する時間は、ｒｒ Ｈ＋＋レベルか
ら” Ｌ ”レベルに変化する時間の約３倍にも達して
しまう。また、インバータの論理スレッシュホルド電圧
は、電源電圧５ｖの時、約１．８ｖ程度の低い値になり
、入力のノイズマージンが小さくなってしまう。
さらに、ＣＭＯ５回路では寄生サイリスタによるランチ
アンプと呼ぶ破壊に至る現象が知られており、このため
、ＣＭＯ３を用いた集積回路では集積度を上げることが
難しいという欠点があった。
アンプと呼ぶ破壊に至る現象が知られており、このため
、ＣＭＯ３を用いた集積回路では集積度を上げることが
難しいという欠点があった。
［発明の目的コ
本発明の目的は、ＰチャネルＭＩＳＦＥＴとＮチャネル
ＭＩＳＦＥＴのチャネルコンダクタンスがほぼ等しく、
高性能かつラッチアップのない相補型ＭＩＳＦＥＴを提
供することにある。
ＭＩＳＦＥＴのチャネルコンダクタンスがほぼ等しく、
高性能かつラッチアップのない相補型ＭＩＳＦＥＴを提
供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
［発明の概要コ
本願において開示される発明のうち代表的なものの概要
をｆｌｉ 屯に説明すれば、下記のとおりである。
をｆｌｉ 屯に説明すれば、下記のとおりである。
シリコンにおいては電子に比して正孔の移動度が非常に
小さいが、ゲルマニウムの正孔の移動度はシリコンの電
子の移動度に近い値となっている。
小さいが、ゲルマニウムの正孔の移動度はシリコンの電
子の移動度に近い値となっている。
本発明はこの点に着目している。すなわちＮ型Ｍ丁５Ｆ
ＥＴが形成されるＰ型半導体領域にＰ型シリコンを用い
、Ｐ型ＭＩＳＦＥＴが形成されるＮ型半導体領域にＮ型
ゲルマニウムを用いている。
ＥＴが形成されるＰ型半導体領域にＰ型シリコンを用い
、Ｐ型ＭＩＳＦＥＴが形成されるＮ型半導体領域にＮ型
ゲルマニウムを用いている。
このため、ＮチャネルＭＩＳＦＥＴとＰチャネルＭＩＳ
ＦＥＴのチャネルコンダクタンスをほぼ等しく設定でき
、高速化およびノイズマージンの拡大を達成するもので
ある。さらにシリコンとゲルマニウムのへテロ接合を有
する構造として本発明を実施することによってラッチア
ップから免れるものである。
ＦＥＴのチャネルコンダクタンスをほぼ等しく設定でき
、高速化およびノイズマージンの拡大を達成するもので
ある。さらにシリコンとゲルマニウムのへテロ接合を有
する構造として本発明を実施することによってラッチア
ップから免れるものである。
［実施例 ｌ］
以下本発明の半導体装置の第１実施例を第１図から第４
図を参照して説明する。第１図は本発明を相補型ＭＯ３
ＦＥＴに適用した素子断面構造図である。
図を参照して説明する。第１図は本発明を相補型ＭＯ３
ＦＥＴに適用した素子断面構造図である。
図において符号１はＮ型のシリコン半導体基板である。
この基板１内には、Ｐ型不純物を選択拡散したシリコン
のＰ型ウェル２ （ＮチャネルＭＯ５ＦＥＴを形成する
ためのＰ型半導体領域）が形成されている。Ｐ型ウェル
２内に公知の方法でソースおよびドレインのＮ＋型半導
体領域３が形成されている。また、ソースおよびドレイ
ンＮ＋型半導体領域３間のＰ型ウェル２表面には、各々
。
のＰ型ウェル２ （ＮチャネルＭＯ５ＦＥＴを形成する
ためのＰ型半導体領域）が形成されている。Ｐ型ウェル
２内に公知の方法でソースおよびドレインのＮ＋型半導
体領域３が形成されている。また、ソースおよびドレイ
ンＮ＋型半導体領域３間のＰ型ウェル２表面には、各々
。
５ｉ０２のゲート絶縁膜４とポリシリコン等のゲート電
極５が形成されている。なお、符号６，７゜８′−１ｇ
／／、 Ｆｊｂ＞Ｓ ｉ ０２ （７）７＃ ／Ｌ／Ｆ
Ｍ’１ｉＪ１ｉ、 、＋、Ｓｉ０，２．ＰＳＧ等
の層間絶縁膜および保護膜である。
極５が形成されている。なお、符号６，７゜８′−１ｇ
／／、 Ｆｊｂ＞Ｓ ｉ ０２ （７）７＃ ／Ｌ／Ｆ
Ｍ’１ｉＪ１ｉ、 、＋、Ｓｉ０，２．ＰＳＧ等
の層間絶縁膜および保護膜である。
また、基板１の表面の一部には、Ｎ型のゲルマニウムを
選択エピタキシャル成長させたゲルマニウムのＮ型半導
体領域９が形成されている。このゲルマニウムＮ型半導
体領域９にＰチャネルＭＯＳ ＦＥＴが形成されて′い
る６すなわち、ゲート絶縁膜１０はＣＶＤ法による５ｉ
０２によって形成され、ゲート電極１１はたとえばポリ
シリコンによって形成され、ソースおよびドレインのＰ
＋型半導体領域１２はＰ型不純物の選択拡散によって形
成されている。この時Ｐ型不純物としてＧａまたはＩｎ
を用いると、ゲルマニウム中に高濃度の浅い拡散ｆｖｊ
を形成することが容易で、いわゆる短チヤネル効果を防
止することができる。
選択エピタキシャル成長させたゲルマニウムのＮ型半導
体領域９が形成されている。このゲルマニウムＮ型半導
体領域９にＰチャネルＭＯＳ ＦＥＴが形成されて′い
る６すなわち、ゲート絶縁膜１０はＣＶＤ法による５ｉ
０２によって形成され、ゲート電極１１はたとえばポリ
シリコンによって形成され、ソースおよびドレインのＰ
＋型半導体領域１２はＰ型不純物の選択拡散によって形
成されている。この時Ｐ型不純物としてＧａまたはＩｎ
を用いると、ゲルマニウム中に高濃度の浅い拡散ｆｖｊ
を形成することが容易で、いわゆる短チヤネル効果を防
止することができる。
以上のような構成になる本発明の半導体装置によれば、
第２図に示すようなＣＭＯＳインバータ回路において、
出力波形の立上り時間（” Ｌ ”十′’ Ｉ−１”
）が立下り時間（″トビ′÷” Ｌ ” ）程度に速く
なり、両者のアンバランスをなくし高速のＣＭ ＯＳイ
ンバータ回路を形成できる。
第２図に示すようなＣＭＯＳインバータ回路において、
出力波形の立上り時間（” Ｌ ”十′’ Ｉ−１”
）が立下り時間（″トビ′÷” Ｌ ” ）程度に速く
なり、両者のアンバランスをなくし高速のＣＭ ＯＳイ
ンバータ回路を形成できる。
また、Ｎ型シリコン半導体基板１とＮ型ゲルマニウム半
７７体領域９とはへテロ接合を形成している。Ｎ型基板
１とＮ型ゲルマニウム半導体領域９に同電位を給電して
おけば、第３図に示すようにペテロ接合面でのエネルギ
ー僧位は、バレンスパント（Ｖ、Ｂ、）にシリコンとゲ
ルマニウムのエネルギーギャップの差に等しいだけのギ
ヤノブが生じる。Ｃ，Ｂ、はコンダクションバンド、Ｅ
ｉはイントリンシックフェルミレベルを示す。正孔は主
としてＶ、Ｂ、レベルに位置するため、Ｖ。
７７体領域９とはへテロ接合を形成している。Ｎ型基板
１とＮ型ゲルマニウム半導体領域９に同電位を給電して
おけば、第３図に示すようにペテロ接合面でのエネルギ
ー僧位は、バレンスパント（Ｖ、Ｂ、）にシリコンとゲ
ルマニウムのエネルギーギャップの差に等しいだけのギ
ヤノブが生じる。Ｃ，Ｂ、はコンダクションバンド、Ｅ
ｉはイントリンシックフェルミレベルを示す。正孔は主
としてＶ、Ｂ、レベルに位置するため、Ｖ。
Ｂ、のギャップのために、Ｎ型ゲルマニウム半導体領域
９中の少数キャリアである正孔は、Ｎ型のシリコン半導
体基板１内に入ることができなくなる。このため、Ｐ”
（Ｇｅ ）から注入された正孔はＮ−３ｉに達するこ
とができず、従来のシリコンＣＭＯ３における、Ｐ”
（ＰＭＯ５の拡散層）−Ｎ （ＮウェルまたはＮ型基
板）−Ｐ（ＰウェルまたはＰ型基板）による寄生バイポ
ーラトランジスタが本構成では形成されなくなる。従っ
て、ＣＭ○Ｓ特有のラッチアップ現象が原理的に起こら
ない。このためＰＭＯ８領域とＮＭＯＳ領域を近く配置
でき、高集積のＬＳＩを構成できる６さらに、第４図に
示すように、本実施例では、論理スレソシュホル１−が
約電源電圧の半分（例えは２．５Ｖ）になり入力ノイズ
に対するマージンが大きくなる。
９中の少数キャリアである正孔は、Ｎ型のシリコン半導
体基板１内に入ることができなくなる。このため、Ｐ”
（Ｇｅ ）から注入された正孔はＮ−３ｉに達するこ
とができず、従来のシリコンＣＭＯ３における、Ｐ”
（ＰＭＯ５の拡散層）−Ｎ （ＮウェルまたはＮ型基
板）−Ｐ（ＰウェルまたはＰ型基板）による寄生バイポ
ーラトランジスタが本構成では形成されなくなる。従っ
て、ＣＭ○Ｓ特有のラッチアップ現象が原理的に起こら
ない。このためＰＭＯ８領域とＮＭＯＳ領域を近く配置
でき、高集積のＬＳＩを構成できる６さらに、第４図に
示すように、本実施例では、論理スレソシュホル１−が
約電源電圧の半分（例えは２．５Ｖ）になり入力ノイズ
に対するマージンが大きくなる。
［実Ｊｆｃｉ ｆシリ ２コ
第１実施例においては、シリコン基板上にＮ型のゲルマ
ニウムを選択エピタキシャル成長させてＰチャネルのＮ
１０ＳＦＥＴを形成した。第２実施例は、第５図に示す
ように、Ｐ型シリコン半導体拮ｆｉ −１，３に形成し
たＮチャネルＭＯ５ＦＥＴ上に５ｏｔ（シリコン・オン
・インシュレーション）技術を用いたゲルマニウム結晶
を成長させ、これにＰチャネルＭＯ８ＦＥＴを形成して
いる。すなわち、ＮチャネルＭＯ５ＦＥＴは、基板（Ｐ
型半導体領域）１３、ソースおよびトレインの半導体領
域］−４、ゲート絶Ｂ膜１５で構成されている。
ニウムを選択エピタキシャル成長させてＰチャネルのＮ
１０ＳＦＥＴを形成した。第２実施例は、第５図に示す
ように、Ｐ型シリコン半導体拮ｆｉ −１，３に形成し
たＮチャネルＭＯ５ＦＥＴ上に５ｏｔ（シリコン・オン
・インシュレーション）技術を用いたゲルマニウム結晶
を成長させ、これにＰチャネルＭＯ８ＦＥＴを形成して
いる。すなわち、ＮチャネルＭＯ５ＦＥＴは、基板（Ｐ
型半導体領域）１３、ソースおよびトレインの半導体領
域］−４、ゲート絶Ｂ膜１５で構成されている。
またＰチャネルＭＯ５Ｉ”ＥＴはゲルマニウムのＮ型半
導体領域１６、ソースおよびドレインの半導体領域１７
、ゲート絶縁膜１８で植成されている。
導体領域１６、ソースおよびドレインの半導体領域１７
、ゲート絶縁膜１８で植成されている。
符号ｔ９はＰチャネルおよびＮチャネルＭＯ８ＦＥＴの
ゲート電極、符号２０は配線用電極であり。
ゲート電極、符号２０は配線用電極であり。
各々、たとえば、高融点金属を用いている。また。
符号２１は５ｉ０２等の絶縁物である。
［効果コ
以上各実施例を参照した本発明の説明より明らかなよう
に、ＰチャネルＭ ｒ Ｓ ＦＥＴにおける正孔移動度
が約２０００ Ｃｉ／Ｖ−ｓｅｃとなるため、負荷駆動
力が大きく立上り時間の速い高速回路を実現できるとい
う効果が得られる。
に、ＰチャネルＭ ｒ Ｓ ＦＥＴにおける正孔移動度
が約２０００ Ｃｉ／Ｖ−ｓｅｃとなるため、負荷駆動
力が大きく立上り時間の速い高速回路を実現できるとい
う効果が得られる。
同じ理由から論理スレッシュホルドが電源電圧の約半分
となりノイズマージンが大きいという効果が得られる。
となりノイズマージンが大きいという効果が得られる。
また、ヘテロ接合構成をとることにより、ゲルマニウム
のＮ型半導体領域の少数キャリア（正孔）がシリコンの
半導体閉域に入ることを阻止できラッチアップが生じな
いという効果が得られる。このため、高集積化、微細化
が可能である。
のＮ型半導体領域の少数キャリア（正孔）がシリコンの
半導体閉域に入ることを阻止できラッチアップが生じな
いという効果が得られる。このため、高集積化、微細化
が可能である。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
［利用分野］
本発明は相補型Ｍ Ｉ Ｓ Ｆ、Ｅ Ｔに利用でき、特
に高速ＣＭＯ３論理回路やＣＭＯ３製品全般に利用でき
る。
に高速ＣＭＯ３論理回路やＣＭＯ３製品全般に利用でき
る。
第１図は、本発明の半導体装置の一実施例を示す縦断面
図、 第２図は、第１図の実施例によるＣＭＯＳインバータの
回路およびその入出力波形を示す図、第３図は、第１図
の実施例のへテロ接合部のエネルギーレベル図。 第４図は、従来の入出力伝達特性と本発明による入出力
伝達特性とを示す図。 第５図は本発明の半導体装置の他の実施例を示す縦断面
図である。 １・・・半導体基板、２，１３・・・シリコンのＰ型半
導体領域、３，１２，１４．１７・・・ソースおよびド
レインの半導体領域、 ４．１０，１５．１８・・・ゲート絶縁膜、５．１１．
１９・・・ゲート電極、６・・・フィールド絶縁膜、７
・・・層間絶縁膜、８・・・保護膜、９．１６・・・ゲ
ルマニウムのＮ型半導体領域、２０・・・配線用電極、
２１・・・絶縁物。 第 １ 図 第 ２ 図 第 ３ 図
図、 第２図は、第１図の実施例によるＣＭＯＳインバータの
回路およびその入出力波形を示す図、第３図は、第１図
の実施例のへテロ接合部のエネルギーレベル図。 第４図は、従来の入出力伝達特性と本発明による入出力
伝達特性とを示す図。 第５図は本発明の半導体装置の他の実施例を示す縦断面
図である。 １・・・半導体基板、２，１３・・・シリコンのＰ型半
導体領域、３，１２，１４．１７・・・ソースおよびド
レインの半導体領域、 ４．１０，１５．１８・・・ゲート絶縁膜、５．１１．
１９・・・ゲート電極、６・・・フィールド絶縁膜、７
・・・層間絶縁膜、８・・・保護膜、９．１６・・・ゲ
ルマニウムのＮ型半導体領域、２０・・・配線用電極、
２１・・・絶縁物。 第 １ 図 第 ２ 図 第 ３ 図
Claims (1)
- １、Ｐ型半導体領域上にゲート絶縁膜とゲート電極とを
設けたＮ型ＭＩＳＦＥＴと、Ｎ型半導体領域上にゲート
絶縁膜とゲート電極とを設けたＰ型ＭＩＳＦＥＴとを有
する相補型ＭＩＳＦＥＴにおいて、上記Ｐ型半導体領域
としてＰ型シリコンを用い、上記Ｎ型半導体領域として
Ｎ型ゲルマニウムを用いたことを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59233106A JPS61112364A (ja) | 1984-11-07 | 1984-11-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59233106A JPS61112364A (ja) | 1984-11-07 | 1984-11-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61112364A true JPS61112364A (ja) | 1986-05-30 |
Family
ID=16949865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59233106A Pending JPS61112364A (ja) | 1984-11-07 | 1984-11-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61112364A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63122177A (ja) * | 1986-11-11 | 1988-05-26 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置とその製造方法 |
| JP2007501524A (ja) * | 2003-08-05 | 2007-01-25 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 全体的な設計目標を達成すべく、半導体デバイス中のキャリア移動度の可変な半導体デバイス |
| JP2008131033A (ja) * | 2006-11-20 | 2008-06-05 | Internatl Business Mach Corp <Ibm> | 正孔移動度を向上させる方法 |
| WO2010116429A1 (ja) * | 2009-04-06 | 2010-10-14 | パナソニック株式会社 | Ｃｍｏｓ回路 |
| US9552997B2 (en) | 2006-06-29 | 2017-01-24 | Cree, Inc. | Silicon carbide switching devices including P-type channels |
-
1984
- 1984-11-07 JP JP59233106A patent/JPS61112364A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63122177A (ja) * | 1986-11-11 | 1988-05-26 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置とその製造方法 |
| JP2007501524A (ja) * | 2003-08-05 | 2007-01-25 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 全体的な設計目標を達成すべく、半導体デバイス中のキャリア移動度の可変な半導体デバイス |
| US9552997B2 (en) | 2006-06-29 | 2017-01-24 | Cree, Inc. | Silicon carbide switching devices including P-type channels |
| JP2008131033A (ja) * | 2006-11-20 | 2008-06-05 | Internatl Business Mach Corp <Ibm> | 正孔移動度を向上させる方法 |
| WO2010116429A1 (ja) * | 2009-04-06 | 2010-10-14 | パナソニック株式会社 | Ｃｍｏｓ回路 |
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