JPS6111492B2 - - Google Patents
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- Publication number
- JPS6111492B2 JPS6111492B2 JP10584278A JP10584278A JPS6111492B2 JP S6111492 B2 JPS6111492 B2 JP S6111492B2 JP 10584278 A JP10584278 A JP 10584278A JP 10584278 A JP10584278 A JP 10584278A JP S6111492 B2 JPS6111492 B2 JP S6111492B2
- Authority
- JP
- Japan
- Prior art keywords
- decoder
- output
- signal
- circuit
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000001514 detection method Methods 0.000 claims description 9
- 230000005856 abnormality Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】
本発明はデコーダの誤り検出回路に関する。
従来のデコーダ誤り検出回路は第２図に示すよ
うに、デコーダ１の出力に奇偶検査回路２が接続
された構成を有しており、偶数ビツトの論理
“１”状態から形成されたデコーダ出力が発生し
たときにのみ誤りを表示するようになつている。
うに、デコーダ１の出力に奇偶検査回路２が接続
された構成を有しており、偶数ビツトの論理
“１”状態から形成されたデコーダ出力が発生し
たときにのみ誤りを表示するようになつている。
しかし、デコーダ１内の故障により目的とする
出力以外の位置にビツトのみの論理“１”状態と
なるような出力が生じたときには誤り表示ができ
ず正常と取り扱われてしまうという欠点がある。
また、別な構成ではデコーダを二重に設け２つの
デコーダの出力を比較することによりデコーダの
誤りを検出する方式が採られていたが、回路を構
成するために、デコーダおよびこのデコーダの出
力の数だけの比較器が必要となり回路素子数が増
大するという欠点がある。
出力以外の位置にビツトのみの論理“１”状態と
なるような出力が生じたときには誤り表示ができ
ず正常と取り扱われてしまうという欠点がある。
また、別な構成ではデコーダを二重に設け２つの
デコーダの出力を比較することによりデコーダの
誤りを検出する方式が採られていたが、回路を構
成するために、デコーダおよびこのデコーダの出
力の数だけの比較器が必要となり回路素子数が増
大するという欠点がある。
本発明の目的は１ビツト誤りによる目的とする
出力以外の位置に論理“１”状態のビツトが出力
されるデコーダの誤りと偶数ビツト論理“１”状
態となるパターンが出力されるデコーダの誤りを
少ない素子数で検出できるようにしたデコーダ誤
り検出回路を提供することにある。
出力以外の位置に論理“１”状態のビツトが出力
されるデコーダの誤りと偶数ビツト論理“１”状
態となるパターンが出力されるデコーダの誤りを
少ない素子数で検出できるようにしたデコーダ誤
り検出回路を提供することにある。
本発明の回路は、Ｎビツトの入力信号を解読し
て２Nビツトの信号のうち１個の信号のみを論理
信号“１”の状態とするデコーダと、 このデコーダの出力である２Nビツトの信号の
奇偶検査をする奇偶検査回路と、 前記デコーダから与えられる２Nビツトの信号
のうちの１個の信号を前記デコーダに与えるＮビ
ツトの入力信号により選択する選択回路と、 前記奇偶検査回路からの出力と前記選択回路か
らの出力との少なくとも一方に異常が検出された
とき誤り検出信号を出力する回路とから構成され
ている。
て２Nビツトの信号のうち１個の信号のみを論理
信号“１”の状態とするデコーダと、 このデコーダの出力である２Nビツトの信号の
奇偶検査をする奇偶検査回路と、 前記デコーダから与えられる２Nビツトの信号
のうちの１個の信号を前記デコーダに与えるＮビ
ツトの入力信号により選択する選択回路と、 前記奇偶検査回路からの出力と前記選択回路か
らの出力との少なくとも一方に異常が検出された
とき誤り検出信号を出力する回路とから構成され
ている。
次に本発明について図面を参照して詳細に説明
する。
する。
第１図Ａは一般に使用されているデコーダ１を
示す図である。端子G1およびG2はデコーダのイ
ネーブル端子である。入力端子Ａ，ＢおよびＣに
与えられた２進数の信号は各ビツトごとに付けら
れた重みに従い解読された出力０から７のうちの
どれか１つに論理“１”状態の出力が表示され
る。出力位置は OUT＝20・Ａ＋21・Ｂ＋22・Ｃ 〓〓〓〓
示され、その具体例は第１図Ｂに表示される。
“Ｘ”は論理“１”と論理“０”のどちらでもよ
いことを示す。デコーダの内部のどこか１ケ所に
故障が生じた場合を想定するとデコーダの出力は
次の２つの状態となりうる。
示す図である。端子G1およびG2はデコーダのイ
ネーブル端子である。入力端子Ａ，ＢおよびＣに
与えられた２進数の信号は各ビツトごとに付けら
れた重みに従い解読された出力０から７のうちの
どれか１つに論理“１”状態の出力が表示され
る。出力位置は OUT＝20・Ａ＋21・Ｂ＋22・Ｃ 〓〓〓〓
示され、その具体例は第１図Ｂに表示される。
“Ｘ”は論理“１”と論理“０”のどちらでもよ
いことを示す。デコーダの内部のどこか１ケ所に
故障が生じた場合を想定するとデコーダの出力は
次の２つの状態となりうる。
第１の状態：出力のうち２ビツトが論理“１”
（オン）状態になる。
（オン）状態になる。
第２の状態：出力のうち１ビツトが論理“１”
（オン）状態になつているが誤つた位置に出力が
生じる。
（オン）状態になつているが誤つた位置に出力が
生じる。
第２図に示されるデコーダ誤り検出回路では第
１の状態の検出は可能であるが第２の状態の検出
は不可能である。
１の状態の検出は可能であるが第２の状態の検出
は不可能である。
第３図は本発明の一実施例を示す図である。解
読されるべき２進数のデータは端子Ａ，Ｂおよび
Ｃを介してデコーダ１００の入力端子に与えられ
るととに信号選択回路１０２に選択指定入力信号
２０１として与えられている。デコーダ１００の
出力線２１０，２１１，２１２，２１３，２１
４，２１５，２１６および２１７は奇偶検査回路
１０１の入力端子に与えられるとともに、信号選
択回路１０２の信号入力端子に選択されるべき入
力信号２０６として与えられている。デコーダの
解読状態が正常の時には、奇偶検査回路１０１に
与えられる入力信号２０５の論理“１”の数は奇
数であるため奇偶検査回路１０１の出力信号２０
７は論理“１”となる。一方信号選択回路１０２
の選択指定入力信号２０１には上述のようにデコ
ードされる前の信号が与えられ、入力信号２０６
の中の指定された１ビツトのみが出力信号２０８
として出力される。この時デコーダ１００の解読
状態が正常であれば信号選択回路１０２の出力信
号２０８は論理“１”となり、この出力信号２０
８が与えられているNAND回路１０４の出力信号
２０９は論理“０”となり、正常であることが表
示される。
読されるべき２進数のデータは端子Ａ，Ｂおよび
Ｃを介してデコーダ１００の入力端子に与えられ
るととに信号選択回路１０２に選択指定入力信号
２０１として与えられている。デコーダ１００の
出力線２１０，２１１，２１２，２１３，２１
４，２１５，２１６および２１７は奇偶検査回路
１０１の入力端子に与えられるとともに、信号選
択回路１０２の信号入力端子に選択されるべき入
力信号２０６として与えられている。デコーダの
解読状態が正常の時には、奇偶検査回路１０１に
与えられる入力信号２０５の論理“１”の数は奇
数であるため奇偶検査回路１０１の出力信号２０
７は論理“１”となる。一方信号選択回路１０２
の選択指定入力信号２０１には上述のようにデコ
ードされる前の信号が与えられ、入力信号２０６
の中の指定された１ビツトのみが出力信号２０８
として出力される。この時デコーダ１００の解読
状態が正常であれば信号選択回路１０２の出力信
号２０８は論理“１”となり、この出力信号２０
８が与えられているNAND回路１０４の出力信号
２０９は論理“０”となり、正常であることが表
示される。
今、デコーダが誤つた位置に出力を生じた場合
を想定する。この時はデコーダの本来出力される
べき位置の信号は論理“０”となり他の誤つた位
置の１個の信号が論理“１”となる。このため奇
偶検査回路１０１の出力信号２０７では論理
“１”で正常として取扱われているが信号選択回
路１０２の出力信号２０８としては選択指定入力
信号２０１で指定された本来出力されるべき位置
のデコーダの出力が表わされ、出力信号２０８は
論理“０”となり、NAND回路１０４の出力信号
２０９は論理“１”となりデコーダの誤りが表示
される。別なデコーダの故障によりデコーダ１０
０の出力のうち2nビツトが論理“１”になつた
とき、または、デコーダ１００出力の全てが論理
“０”とならないときは奇偶検査回路１０１の出
力２０７の論理“０”となるため、NAND回路１
０４の出力２０９が論理“１”となつてデコーダ
１００の出力に誤りを有することが検出される。
を想定する。この時はデコーダの本来出力される
べき位置の信号は論理“０”となり他の誤つた位
置の１個の信号が論理“１”となる。このため奇
偶検査回路１０１の出力信号２０７では論理
“１”で正常として取扱われているが信号選択回
路１０２の出力信号２０８としては選択指定入力
信号２０１で指定された本来出力されるべき位置
のデコーダの出力が表わされ、出力信号２０８は
論理“０”となり、NAND回路１０４の出力信号
２０９は論理“１”となりデコーダの誤りが表示
される。別なデコーダの故障によりデコーダ１０
０の出力のうち2nビツトが論理“１”になつた
とき、または、デコーダ１００出力の全てが論理
“０”とならないときは奇偶検査回路１０１の出
力２０７の論理“０”となるため、NAND回路１
０４の出力２０９が論理“１”となつてデコーダ
１００の出力に誤りを有することが検出される。
以上本発明の一実施例について説明したが、デ
コーダの構成は入力３ビツトのものに限らず他の
ビツト構成のデコーダでも実現はでき、デコーダ
の出力のうち１ビツトのみが論理“０”となるよ
うなデコーダでも容易に実現できる。
コーダの構成は入力３ビツトのものに限らず他の
ビツト構成のデコーダでも実現はでき、デコーダ
の出力のうち１ビツトのみが論理“０”となるよ
うなデコーダでも容易に実現できる。
本発明には、デコーダの出力に奇偶検査回路と
信号選択回路とを接続することによりデコーダ出
力が他の誤つた位置にデコーダされる誤りと二重
に出力される誤りを少ない素子数で検出できると
いう効果がある。
信号選択回路とを接続することによりデコーダ出
力が他の誤つた位置にデコーダされる誤りと二重
に出力される誤りを少ない素子数で検出できると
いう効果がある。
第１図Ａ，Ｂは一般に用いられるデコーダとそ
の出力の真理値状態を示す図、第２図は従来のデ
コーダ誤り検出回路を示す図および第３図は本発
明の一実施例を示す図である。 第１図から第３図において、Ａ，Ｂ，Ｃ……デ
コーダ入力端子、１００……デコーダ、１０１…
…奇偶検査回路、１０２……信号選択回路、１０
４……NAND回路、２０１……信号選択指定入力
信号、２０５……奇偶検査回路入力信号、２０６
……信号選択回路入力信号、２０７……奇数出力
信号、２０８……選択回路出力信号、２０９……
デコーダ誤り検出信号、２１０〜２１７……デコ
ーダ出力信号。 〓〓〓〓
の出力の真理値状態を示す図、第２図は従来のデ
コーダ誤り検出回路を示す図および第３図は本発
明の一実施例を示す図である。 第１図から第３図において、Ａ，Ｂ，Ｃ……デ
コーダ入力端子、１００……デコーダ、１０１…
…奇偶検査回路、１０２……信号選択回路、１０
４……NAND回路、２０１……信号選択指定入力
信号、２０５……奇偶検査回路入力信号、２０６
……信号選択回路入力信号、２０７……奇数出力
信号、２０８……選択回路出力信号、２０９……
デコーダ誤り検出信号、２１０〜２１７……デコ
ーダ出力信号。 〓〓〓〓
Claims (1)
- 【特許請求の範囲】 １ Ｎビツトの入力信号を解読して２Nビツトの
信号のうち１個の信号のみを論理信号“１”の状
態にするデコーダと、 このデコーダの出力である２Nビツトの信号の
奇偶検査をする奇偶検査回路と、 前記デコーダから与えられる２Nビツトの信号
のうちの１個の信号を前記デコーダに与えるＮビ
ツトの入力信号に基いて選択する選択回路と、 前記奇偶検査回路からの出力と前記選択回路か
らの出力との少なくとも一方に異常が検出された
とき誤り検出信号を出力する回路とから構成され
たことを特徴とする誤り検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10584278A JPS5533356A (en) | 1978-08-29 | 1978-08-29 | Error detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10584278A JPS5533356A (en) | 1978-08-29 | 1978-08-29 | Error detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5533356A JPS5533356A (en) | 1980-03-08 |
| JPS6111492B2 true JPS6111492B2 (ja) | 1986-04-03 |
Family
ID=14418263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10584278A Granted JPS5533356A (en) | 1978-08-29 | 1978-08-29 | Error detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5533356A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58129855A (ja) * | 1982-01-27 | 1983-08-03 | Nec Corp | パルスパタ−ン良否判定回路 |
-
1978
- 1978-08-29 JP JP10584278A patent/JPS5533356A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5533356A (en) | 1980-03-08 |
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