JPS6112083A - 化合物半導体装置の保護ダイオ−ド - Google Patents
化合物半導体装置の保護ダイオ−ドInfo
- Publication number
- JPS6112083A JPS6112083A JP59132601A JP13260184A JPS6112083A JP S6112083 A JPS6112083 A JP S6112083A JP 59132601 A JP59132601 A JP 59132601A JP 13260184 A JP13260184 A JP 13260184A JP S6112083 A JPS6112083 A JP S6112083A
- Authority
- JP
- Japan
- Prior art keywords
- region
- epitaxial layer
- isolation region
- junction
- compound semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/20—Breakdown diodes, e.g. avalanche diodes
- H10D8/25—Zener diodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、化合物半導体装置の耐サージ性を高めるため
に、化合物半導体装置に接続する保護ダイオードに関す
る。
に、化合物半導体装置に接続する保護ダイオードに関す
る。
（ロ）従来技術
化合物半導体装置、例えばガリウムーヒ素電界効果トラ
ンジスタ（以下、ＧａＡｓＭＥＳＦＥＴという。）は、
低雑音、高利得など優れた特性をもつマイクロ波帯増幅
素子として、実用化が盛んＫすすめられている。しかし
ながら、ＧａＡｓＭＥＳＦＥＴはゲートがショットキ接
合のため、ゲート−ソース間、ゲート・ドレイン間にサ
ージエネルギが加わった場合に、ショットキ接合が破壊
され易い。そこで耐サージ性を高めるために保膿ダイオ
ードを第３図に示すように接続し、ＧａＡｓＭＥＳＦＥ
Ｔと共にパッケジに封止して、高いサージ性をもつよう
にしているＣ信学技報５ＳＤ７９−７４２１頁乃至２７
頁に詳しい。）。
ンジスタ（以下、ＧａＡｓＭＥＳＦＥＴという。）は、
低雑音、高利得など優れた特性をもつマイクロ波帯増幅
素子として、実用化が盛んＫすすめられている。しかし
ながら、ＧａＡｓＭＥＳＦＥＴはゲートがショットキ接
合のため、ゲート−ソース間、ゲート・ドレイン間にサ
ージエネルギが加わった場合に、ショットキ接合が破壊
され易い。そこで耐サージ性を高めるために保膿ダイオ
ードを第３図に示すように接続し、ＧａＡｓＭＥＳＦＥ
Ｔと共にパッケジに封止して、高いサージ性をもつよう
にしているＣ信学技報５ＳＤ７９−７４２１頁乃至２７
頁に詳しい。）。
ところで、前述した保護ダイオードとして用いるダイオ
ードには下記のような特性が要求される。
ードには下記のような特性が要求される。
（ａ） 正逆両方のサージエネルギに対してＧａＡｓ
ＭＥＳＦＥＴを保護できること。
ＭＥＳＦＥＴを保護できること。
（ｂ） 通常の使用時には、はぼ絶縁状態であること
。
。
（Ｃ） 耐圧はＧａＡｓＭＥＳＦＥＴを保護するため
に１通常かげるゲートバイアスに近い値であること。
に１通常かげるゲートバイアスに近い値であること。
（ｄ） 雑音指数（ＮＦ）を下げるために入力容量を
下げる必要があることからゲート・ソース間に接続され
ている保護ダイオードの容量は極力小さくすること。
下げる必要があることからゲート・ソース間に接続され
ている保護ダイオードの容量は極力小さくすること。
そして、要求される特性を満足させる構造としては、
（１） （ａ）（ｂ）からＰＮＰ （又はＮＰＮ）構
造であること。
造であること。
（ｌｉ） （ｃ）より２つの接合は、ある一部分で高
濃度どうしのＰＮ接合で形成されていること。
濃度どうしのＰＮ接合で形成されていること。
（曲 （ｄ）より２つの接合の大部分は極力低濃度どう
しのＰＮ接合で形成されていること。
しのＰＮ接合で形成されていること。
が必要である。
第４図に従い従来の保護ダイオードの構造を簡単に説明
する。保護ダイオードとしてはシリコンツェナーダイオ
ードが用いられ、図示するように、Ｐ＋型の半導体基板
■上にエピタキシャル成長により形成されたＰ−型の半
導体基体ＱＤと、この基体（２１１内に形成されたＮ型
のカソード領域（社）と、このカソード領域（社）内に
形成されたＰ 型のアノード領域＠とを備え、アノード
領域ｃ！淘から第１電極０４１を取り出すと共に、基板
（イ）より第２電極□□□を取り出している。また、ア
ノード領域（ハ）の周囲にはＰ 型のガードリング飾が
形成されている。
する。保護ダイオードとしてはシリコンツェナーダイオ
ードが用いられ、図示するように、Ｐ＋型の半導体基板
■上にエピタキシャル成長により形成されたＰ−型の半
導体基体ＱＤと、この基体（２１１内に形成されたＮ型
のカソード領域（社）と、このカソード領域（社）内に
形成されたＰ 型のアノード領域＠とを備え、アノード
領域ｃ！淘から第１電極０４１を取り出すと共に、基板
（イ）より第２電極□□□を取り出している。また、ア
ノード領域（ハ）の周囲にはＰ 型のガードリング飾が
形成されている。
（ハ）発明が解決しようとする問題点
第４図に示すような従来のダイオードにおいては、保護
素子として所望の低い耐圧値に設定するためにはカソー
ド領域（社）およびアノード領域（至）の不純物濃度を
高濃度にする必要がある。しかし、この領域を高濃度に
すると、ダイオードの接合容量が大きくなり、前述した
雑音指数（ＮＦ）が劣化するという問題があった。
素子として所望の低い耐圧値に設定するためにはカソー
ド領域（社）およびアノード領域（至）の不純物濃度を
高濃度にする必要がある。しかし、この領域を高濃度に
すると、ダイオードの接合容量が大きくなり、前述した
雑音指数（ＮＦ）が劣化するという問題があった。
に）問題点を解決するための手段
本発明による化合物半導体の保護ダイオードは、一導電
型の半導体基体上に積層された逆導電型のエピタキシャ
ル層と、このエピタキシャル層ヲＰＮ接合分離する一導
電型の高濃度分離領域と、この分離領域で島状に分離さ
れた島領域内に形成された一導電型のアノード領域と、
前記分離領域とアノード領域との間のエピタキシャル層
表面に前記分離領域およびアノード領域に夫々跨って形
成された逆導電型の高濃度不純物領域とを備え、前記ア
ノード領域から第１電極を取り出し、前記基体から第２
電極を取り出したことを特徴とするものである。
型の半導体基体上に積層された逆導電型のエピタキシャ
ル層と、このエピタキシャル層ヲＰＮ接合分離する一導
電型の高濃度分離領域と、この分離領域で島状に分離さ
れた島領域内に形成された一導電型のアノード領域と、
前記分離領域とアノード領域との間のエピタキシャル層
表面に前記分離領域およびアノード領域に夫々跨って形
成された逆導電型の高濃度不純物領域とを備え、前記ア
ノード領域から第１電極を取り出し、前記基体から第２
電極を取り出したことを特徴とするものである。
（ホ）実施例
以下本発明の実施例を図面を参照して説明する。
第１図は本発明によるダイオードの一例を示す断面図で
ある。
ある。
第１図に示すように、Ｐａの半導体基板（１１上には、
Ｐ−型の半導体基体（２）がエピタキシャル成長にて積
層形成され、この基体（２）上にはＮ−型のエピタキシ
ャル層（３）が積層形成されている。そして、このＮ−
型エピタキシャル層（３）は、Ｐ 型の分離領域（４）
で島状にＰＮ接合分離され、島領域（５）が形成されて
いる。この島領域（５）には、Ｐ 型のアノード領域（
６）が形成されている。アノード領域（６）と分離領域
（４）との間のエピタキシャル層（３）表面のりすい層
には、アノード領域（６）および分離領域（４）に夫々
跨ってＮ 型の不純物領域（７）が形成され 。
Ｐ−型の半導体基体（２）がエピタキシャル成長にて積
層形成され、この基体（２）上にはＮ−型のエピタキシ
ャル層（３）が積層形成されている。そして、このＮ−
型エピタキシャル層（３）は、Ｐ 型の分離領域（４）
で島状にＰＮ接合分離され、島領域（５）が形成されて
いる。この島領域（５）には、Ｐ 型のアノード領域（
６）が形成されている。アノード領域（６）と分離領域
（４）との間のエピタキシャル層（３）表面のりすい層
には、アノード領域（６）および分離領域（４）に夫々
跨ってＮ 型の不純物領域（７）が形成され 。
ている。またエピタキシャル層（３）表面には酸化シリ
コンなどからなる保護膜（８）が形成され、アノード領
域（６）の不純物の濃度勾配の高い位置にコンタクトホ
ールを介して第１電極（９）がオーミックコンタクトし
て電極の取り出しがされる。基板（１）の底面には第２
電極ＱＯ）がオーミックコンタクトされ、基体（２）か
ら基板（１）を介して電極取り出しが行われる。
コンなどからなる保護膜（８）が形成され、アノード領
域（６）の不純物の濃度勾配の高い位置にコンタクトホ
ールを介して第１電極（９）がオーミックコンタクトし
て電極の取り出しがされる。基板（１）の底面には第２
電極ＱＯ）がオーミックコンタクトされ、基体（２）か
ら基板（１）を介して電極取り出しが行われる。
さて、本発明の特徴は、ダイオードの接合容量を小さく
するために、基体（２）とエピタキシャル層（３）の不
純物濃度を低くして、低濃度どうしのＰＮ接合にする。
するために、基体（２）とエピタキシャル層（３）の不
純物濃度を低くして、低濃度どうしのＰＮ接合にする。
そして、分離領域（４）はＰ 型の不純物拡散を深く行
うことによって、分離領域（４）とエピタキシャル層（
３）とのＰＮ接合は低濃度どうしのＰＮ接合になる。ま
た、アノード領域（６）の不純物拡散も深く行うことに
よって、アノード領域（６）とエピタキシャル層（３）
とのＰＮ接合も低濃度どうしのＰＮ接合になる。
うことによって、分離領域（４）とエピタキシャル層（
３）とのＰＮ接合は低濃度どうしのＰＮ接合になる。ま
た、アノード領域（６）の不純物拡散も深く行うことに
よって、アノード領域（６）とエピタキシャル層（３）
とのＰＮ接合も低濃度どうしのＰＮ接合になる。
このように、Ｐ聾領域とＮ型領域との接合部分は低濃度
どうしのＰ’Ｎ接合になり、接合容量を小さくすること
ができる。
どうしのＰ’Ｎ接合になり、接合容量を小さくすること
ができる。
更に本発明は、保護ダイオードとして所定の低い耐圧に
なるように、分離領域（４）と７ノード領域（６）との
間のエピタキシャル層（３）の表層部に、分離領域（４
）およびアノード領域（６）の夫々高濃度領域に達する
ように夫々の領域に跨ってＮ 型の不純物領域（７）を
形成する。このようにＮ 型の不純物領域（７）を形成
することによってアノード領域（６）と不純物領域（７
）および不純物領域（７）と分離領域（４）とのＰＮ接
合は高濃度どうしのＰＮ接合になり、所定の耐圧を得る
ことができる。
なるように、分離領域（４）と７ノード領域（６）との
間のエピタキシャル層（３）の表層部に、分離領域（４
）およびアノード領域（６）の夫々高濃度領域に達する
ように夫々の領域に跨ってＮ 型の不純物領域（７）を
形成する。このようにＮ 型の不純物領域（７）を形成
することによってアノード領域（６）と不純物領域（７
）および不純物領域（７）と分離領域（４）とのＰＮ接
合は高濃度どうしのＰＮ接合になり、所定の耐圧を得る
ことができる。
従って、本発明によるダイオ−ｔは、前述した保護素子
としてのダイオードの特性を満足し、本発明のダイオー
ドを接続することによりＧａＡｓＭＥＳＦＥＴの耐サー
ジ性が向上すると共に、雑音指数（ＮＦ）も小さくする
ことができる。
としてのダイオードの特性を満足し、本発明のダイオー
ドを接続することによりＧａＡｓＭＥＳＦＥＴの耐サー
ジ性が向上すると共に、雑音指数（ＮＦ）も小さくする
ことができる。
第２図は本発明によるダイオードの異なる実施例を示す
断面図である。この実施例は、分離領域（４）をいわゆ
る上下分離で形成した以外は前述した実施例と同様に形
成されている。エピタキシャル層（３）を上下からのＰ
型の不純物拡散によってＰＮ接合分離して島領域（５
）を形成するには、まず、半導体基板（１）に積層され
たＰ〜型の半導体基体（２）に下からのＰ 型の不純物
拡散を行うためにＰ型拡散ソースを堆積しておく。その
後、Ｎ−Ｗのエピタキシャル層（３）を基体（２）上に
生成し分離領域（４）の下拡散（４１１と、エピタキシ
ャル層（３）表面から分離領域（４）の下拡散Ｇｉ２を
同時に行う。この拡散の熱処理による下拡散（４１）の
はい上りと下拡散（４２とによって分離領域（４）が形
成される。そして、この上下の拡散は深く行い分離領域
（４）とエピタキシャル層（３）とのＰＮ接合は、低濃
度どうしのＰＮ接合にしている。
断面図である。この実施例は、分離領域（４）をいわゆ
る上下分離で形成した以外は前述した実施例と同様に形
成されている。エピタキシャル層（３）を上下からのＰ
型の不純物拡散によってＰＮ接合分離して島領域（５
）を形成するには、まず、半導体基板（１）に積層され
たＰ〜型の半導体基体（２）に下からのＰ 型の不純物
拡散を行うためにＰ型拡散ソースを堆積しておく。その
後、Ｎ−Ｗのエピタキシャル層（３）を基体（２）上に
生成し分離領域（４）の下拡散（４１１と、エピタキシ
ャル層（３）表面から分離領域（４）の下拡散Ｇｉ２を
同時に行う。この拡散の熱処理による下拡散（４１）の
はい上りと下拡散（４２とによって分離領域（４）が形
成される。そして、この上下の拡散は深く行い分離領域
（４）とエピタキシャル層（３）とのＰＮ接合は、低濃
度どうしのＰＮ接合にしている。
また、島領域（５）に形成されるアノード領域（６）は
分離領域（４）の下拡散（４２と同一条件で行うと、ア
ノード領域（６）の不純物拡散も深く行われることにな
り、アノード領域（６）とエピタキシャル層（３）との
接合付近は非常に低濃度になっている。
分離領域（４）の下拡散（４２と同一条件で行うと、ア
ノード領域（６）の不純物拡散も深く行われることにな
り、アノード領域（６）とエピタキシャル層（３）との
接合付近は非常に低濃度になっている。
このように形成されたアノード領域（６）と分離領域（
４）との間のエピタキシャル層（３）表面の５すい層に
、アノード領域（６）および分離領域（４）Ｋ夫々跨つ
＋ てＮ 型の不純物領域（力が形成される。
４）との間のエピタキシャル層（３）表面の５すい層に
、アノード領域（６）および分離領域（４）Ｋ夫々跨つ
＋ てＮ 型の不純物領域（力が形成される。
上述したように上下分離で分離領域（４）を形成すると
、島領域（５）内のアノード領域（６）ζ基体（２）ま
での距離を十分にとれるため、その間のエピタキシャル
層（３）非常に大きく空乏層のスペースがとれ、大巾に
接合容量を小さくすることができる。
、島領域（５）内のアノード領域（６）ζ基体（２）ま
での距離を十分にとれるため、その間のエピタキシャル
層（３）非常に大きく空乏層のスペースがとれ、大巾に
接合容量を小さくすることができる。
尚、本発明の実施例では、Ｐ 型の半導体基板（１）上
にＰ−型の半導体基体（２）をエピタキシャル成長して
形成した場合について述べたが、Ｐ 型半導体基体（２
）としてＰ−型の半導体基板を用いても良い。但し、こ
の場合は、第２電極（ｌｏｔを取り出すために、Ｐ 型
のコンタクト領域を設ける必要がある。
にＰ−型の半導体基体（２）をエピタキシャル成長して
形成した場合について述べたが、Ｐ 型半導体基体（２
）としてＰ−型の半導体基板を用いても良い。但し、こ
の場合は、第２電極（ｌｏｔを取り出すために、Ｐ 型
のコンタクト領域を設ける必要がある。
（へ）発明の効果
本発明による保護ダイオードによれば、ダイオードの接
合容量が小さくできると共に、保護素子として好適な耐
圧に設定できるため、化合物半導体装置の耐サージ性が
向上し、且つ雑音指数（ＮＦ）も大巾に下げることがで
きる。
合容量が小さくできると共に、保護素子として好適な耐
圧に設定できるため、化合物半導体装置の耐サージ性が
向上し、且つ雑音指数（ＮＦ）も大巾に下げることがで
きる。
また、いわゆる上下分離で分離領域を形成すると、エピ
タキシャル層部分に空乏層のスペースが十分とれるので
、接合容量を大巾に小さくでき雑音指数（ＮＦ）が更に
低下する。
タキシャル層部分に空乏層のスペースが十分とれるので
、接合容量を大巾に小さくでき雑音指数（ＮＦ）が更に
低下する。
第１図は本発明の一実施例を示す断面図、第２図は異な
る実施例を示す断面図である。第３図は保護ダイオード
の接続回路図、第４図は従来の保護ダイオードを示す断
面図である。 （２）・・・半導体基体、 （３）・・・エピタキシャ
ル層、（４）・・・分離領域、 （５）・・・高領域、
（６）・・・アノード領域、 （７）・・・不純物領
域、 （９）・・・第１電極、 （ＩＩ・・・［２電極
。 第１図 す 第２図 第３図 第４図
る実施例を示す断面図である。第３図は保護ダイオード
の接続回路図、第４図は従来の保護ダイオードを示す断
面図である。 （２）・・・半導体基体、 （３）・・・エピタキシャ
ル層、（４）・・・分離領域、 （５）・・・高領域、
（６）・・・アノード領域、 （７）・・・不純物領
域、 （９）・・・第１電極、 （ＩＩ・・・［２電極
。 第１図 す 第２図 第３図 第４図
Claims (1)
- （１）化合物半導体装置の耐サージ性を高めるために、
化合物半導体装置に接続する保護ダイオードであつて、
前記保護ダイオードは、一導電型の半導体基体上に積層
された逆導電型のエピタキシャル層と、このエピタキシ
ャル層をＰＮ接合分離する一導電型の高濃度分離領域と
、この分離領域で島状に分離された島領域内に形成され
た一導電型のアノード領域と、前記分離領域とアノード
領域との間のエピタキシャル層表面に前記分離領域およ
びアノード領域に夫々跨つて形成された逆導電型の高濃
度不純物領域とを備え、前記アノード領域から第１電極
を取り出し、前記基体から第２電極を取り出したことを
特徴とする化合物半導体装置の保護ダイオード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59132601A JPS6112083A (ja) | 1984-06-26 | 1984-06-26 | 化合物半導体装置の保護ダイオ−ド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59132601A JPS6112083A (ja) | 1984-06-26 | 1984-06-26 | 化合物半導体装置の保護ダイオ−ド |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6112083A true JPS6112083A (ja) | 1986-01-20 |
Family
ID=15085145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59132601A Pending JPS6112083A (ja) | 1984-06-26 | 1984-06-26 | 化合物半導体装置の保護ダイオ−ド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6112083A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106057781A (zh) * | 2016-05-27 | 2016-10-26 | 矽力杰半导体技术(杭州)有限公司 | 静电放电保护器件的制造方法 |
-
1984
- 1984-06-26 JP JP59132601A patent/JPS6112083A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106057781A (zh) * | 2016-05-27 | 2016-10-26 | 矽力杰半导体技术(杭州)有限公司 | 静电放电保护器件的制造方法 |
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