JPS61129921A - 超伝導電源回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は超伝導電源回路に係シ、特にラッチング型ジョ
セフソン論理ゲート等にバイアス電流を供給するための
単極性パルス大電流を発生する超伝導電源回路に関する
。

〔従来の技術〕

従来、ラッチング型ジョセフソン論理回路用電源として
は、正弦波をレギュレータ接合によりクリップして台形
波状の両極性電流波形を得る方法がある。第７図にその
回路を示しておシ、回路のクロックレートに合せて、例
えば５０ＣＩＭ＃ｚ、　　の正弦波を超伝導トランス４
の１次側端子３に加える。一方、２次側には、トランス
２次側出力を一定レベルでクリップするレギュレータ接
合５（この例では接合４つ）が接続され、トランス２次
側出力から加えられる電流がある値以上になるとレギュ
レータに余分なｔ流を流してクリップする。

レギュレータ接合５は必要な電圧レベルを得るためジョ
セフソン接合を直列に接続している。そして、該２次側
出力はカード２に実装されたジョセフソン論理回路が備
えられたチップ１の電源端子Ｔに供給される。なお、電
源からみるとチップ１はある抵抗ＲＬの負荷６とみなす
ことができるので第７図はそのように等測的に表わして
いる。

第８図でレギュレータ接合５のＩ−Ｖ％性を■として示
しており、■の負荷（ＲＬ）直線との交点から負荷点Ｐ
が定まる。レギュレータ接合５に正弦波電流が印加され
るとき、負荷ＲＬの両端の電圧をみると、電流が０のと
き電圧は０である。トランすとレギュレータ接合は一定
電圧の領域になる。

′直流が落ちてくる時は、ちょうどこの逆である。

このようにしてジョセフソン論理回路に一定電圧が与え
られる。ジョセフソン論理回路はジョセフソン接合の特
性からラッチング動作をしておシ、一旦スイッチすると
次の計算をする前に電源を０に落してやらなければなら
ない。従来のこの形式においては、第７図の入力に正弦
波を加え、２次側出力のプラス方向の極性にクリ゛ツブ
された波形でまず計算を行ない、次のクロックでは正弦
波がマイナス方向に振れ、一旦出力が０になる際リセッ
トし、次のクロックで次の計算をする。なお、この場合
ジョセフソン接合は、左右対称なＩ−Ｖ特性であってプ
ラスでもマイナスでも動作するから、第８図◎を印加す
ることによる両極性電流波形を用いても良く、あるいは
これに直流電流を重畳して単極性電流波形を得てこれを
用いても良い。

いずれにしても、論理回路動作のための一定ｘｉと、こ
れに引続き、ラッチしたゲートをリセットするため、電
流を０にする必要を満たす波形を発生しなければならな
い。

〔発明が解決しようとする問題点〕

ところが、上記において、電源には高い周波数で大電流
を加える必要がちシ（ジョセフソン接合のインピーダン
スが低いため）、シかも高速安定動作のためには電源回
路を論理回路と同一のチップに作る必要がある。チップ
は第７図のように通常フリップチップ・ボンデイングで
下のカード基板２と接続されるが、このように高周波・
大電流が印加されると電源線と信号線との間でクロスト
ークが生ずる。信号と電源の電流には１０１以上の大き
なレベルの開きがあるから、わずかなりロストークがあ
っても問題になる。

〔問題点を解決するための手段〕

本発明においては、上記問題点を次の構成によシ解決す
るものである。すなわち、直流電流の供給手段と、該直
流電流の供給手段に並列に接続した非ヒステリシスある
いはヒステリシスの十分率さなＩ−Ｖ％性を有するジョ
セフソン接合と゛、該ジョセフソン接合の閾値を制御す
る手段と、該閾値を制御する手段に制御パルスを供給す
る手段とを備え、該制御パルスによシ前記直流電流を断
続せしめる。

〔作　用〕

本発明によれは、チップに与える大電流を直流とし、こ
れを比較的小さな制御パルスにより断続することによっ
て単極性パルス大電流をチップ上で発生するようにした
ものであって、チップボンティング部に交流大電流が流
れないため、信号線へのクロストークを大幅に軽減する
ことができる。

以下、実施例を示して本発明の詳細な説明する。

〔実施例〕

第１図に本発明の一実施例の超伝導電源回路を示してい
る。チップの直流′喝流供給端子ＴＰに加えられる直流
大電流は必要な数に分流する。非ヒステリシスあるいは
ヒステリシスが十分率さなＩ−Ｖ特性を有するジョセフ
ソン接合１５の磁界コントロール線ＣＬ、に上記分流し
た電流ＩＢ＝ＩＩを流した後、ジョセフソン接合１５と
論理回路７の接続ノードＮに印加する。もう一つの磁界
コントロール線ＣＬ。

の電流Ｉ！には比較的振幅の小さな制御パルスを印加す
る。該制御パルスは、チップの制御パルス供給端子Ｔ０
よシ印加する。ヒステリシスが無いかあるいは十分率さ
なジョセフソン接合１５は、本実施例においてはトンネ
ル型ジョセフソン接合（図中×印）に、低抵抗Ｒ，を並
列接続して実現している。

ＲＰは接合の常抵抗をＲｎｎと表わして、ＲＰ＝ＲｎＦ
／４〜Ｒｒ＆Ｆ／／１０程度に選ぶ。

第２図に第１図のＭケシリーズのジョセフソン接合の特
性を示してお夛、横軸に磁界結合している制御電流１１
＋’ｌの和を示し、縦軸にＭケシＩＪ　−ズのジョセフ
ソン接合の閾値を示す。最初ＩＩだけが印加されている
（外部からの直流大電流だけが加えられている）状態で
は閾値はほとんどＯであシ、これをＩＴＨｌとする。こ
の時、Ｉ−Ｖ％性は第３図１と１いた特性となる。これ
に対して外部からの大電流ＩＢに対して論理回路全体を
負荷抵抗とみ次ときに、負荷線が引けて、その交点Ｐに
動作点がある。この時負荷回路（論理回路）には電流が
流れる。その後、制御パルスＩ、が加わると！、＋Ｉ２
のような非線型のｌ−Ｖ特性になる。この場合負荷線（
ＲＬ）は縦軸で交わシ、Ｑ点すなわち電圧が０の点にく
る。、÷この時、論理回路の方には電流が流れなくなる
。これらの結果を時間軸上で示すのが第４図であり、外
部からの大電流ＩＢｆ′ｉ時間にかかわらず一定、制御
パルスＩ２が印加されていない時、閾値がほとんど０の
状態で動作点としてはＰ点。

り、ここでは論理回路に対して電圧Ｏで、論理回路には
電流が供給されない。制御パルスＩ、かなくなると、ま
た電圧一定の領域Ｐになシ、以下このようなことがクロ
ック毎に繰返され、各クロック毎に論理回路のバイアス
を０に落せる。したがって、ラッチング動作するジョセ
フノン論理回路を毎回リセットできる。

本実施例によれば、外部よシ高周波成分の制御パルスを
入れるが、これは小電流なので従来Ｘり大幅に電源線か
ら信号線へのクロストークが小さくなる。

ここで本発明において用いるＩ−Ｖ特性のヒステリシス
特性の小さなジョセフソン接合について第５図により説
明する。

通常電流０からスタートすると、最初は電圧Ｏで電流だ
けが流れている状態であるが、電流が閾値ＩＴＨを越す
と、通常のトンネル型構造を持つ接合は、電圧が０から
ある電圧に急激にジャンプして（上方の破線）その後非
対称型のＩ−Ｖ％性となる。一方、バイアスを下げてく
るとしばらく０にリセットせずに、一定の電圧が出てい
である所から電圧Ｏのところに戻る（下方の破線）。こ
の発を往復しなければならない。一旦この閾値がＩＢよ
り小さくなると、Ｉ−Ｖ％性の動作点のＰ点に移動する
が、もしヒステリシスがあると、その後再び閾値ＩＴＥ
が＃高くなってもＰ点からＱ°点に戻ることができない
事態が生ずる。許容されるヒステリシスの限界は、ヒス
テリシスの往復とも電流値がＩＢよす高いところに存在
する、言い侠えると電圧が０の動作点しかと９得ないよ
うでなければナラない（セルフリセットの条件）。

次に所用のジョセフソン接合の段数Ｍについて説明する
。前述のように、直流電流Ｉ、のみが制御信号線に加わ
っている時には閾値はｌＴｌ１ｌ　”３　Ｑ　であシ、
Ｉ−Ｖ％性は第６図Ａのようになシ、動作点はＰ点にな
シ、この時ジョセフソン接合と論理回路７へは、各々の
抵抗の逆比に従い、電流が分流される。並列抵抗ＲＰで
シャントされたジョセフソン接合は低抵抗なので論理回
路への分流率を犬とするためには、ジョセフソン接合を
Ｍヶ直列に接続することが望ましいのである。

なお、第１図において、論理ゲート７は一定亀流供給時
に論理動作を行ない、電流が切れるとリセットするが、
リセット中のデータは、他の適当なラッチ回路（図示せ
ず）に貯えられる。

第１図の実施例は多くの変更が可能なこと本ちるんであ
シ、例えば、ＩＢ全てをＩＩに流したが、場合によって
は抵抗分流した一部をＩＩに流しても良い。又、ＩＢと
は無関係にチップ外から独立に１１を加えることも可能
である。また、ジョセフソン接合のヒステリシスの大き
さは、トンネル接合の物理的構造によっても小さくでき
るものでｓｂ、インライン型の長い接合やシエイプトジ
ャンクション（Ｓｈａｐｅｄ　ｊＵＬルａｔｉｏｎ）等
を用いることができる。

さらに、制御パルスによってクロック・デユーティが容
易に変え得るので、第６図に示すように、時刻をズラし
た２種類の制御パルス＃１．＃２を用いることにより、
２相りロック動作を実現することができ、さらによシ多
相クロック動作の実現も可能である。

〔発明の効果〕

以上、本発明によれば、チップへ供給する大寛流は直流
で済み、これを比較的に小さな外部から印加される制御
パルスで断続するようにできるので、チップボンディン
グ部でのクロストークが小さく、かつ、ラッチング型ジ
ョセフソン論理ゲートに必要とされるパルス状犬ｘｉ波
形が得られる利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図はジョセフ
ソン接合の閾値と制御電流の関係を示す図、第３図はジ
ョセフソン接合のＩ−Ｖ特性と負荷線を示す図、第４図
は第１図の回路の動作波形図、第５図はジョセフソン接
合のヒステリシス特性を示す図、第６図は本発明の他の
実施例を示す構成図、第７図は従来の電源回路図、第８
図はレギュレータ接合の動作説明図。 １・・・チップ ２・・・カード基板 ３・・・１次側端子 ４・・・超伝導トランス ５・・・（レギュレータ）接合 ６・・・貫再 ７・・・（超伝導）論理回路 １５・・・ジョセフソン接合

Claims (1)

【特許請求の範囲】
1. 　直流電流の供給手段と、該直流電流の供給手段に並列
   に接続した非ヒステリシスあるいはヒステリシスが小さ
   くセルフリセットの条件を満たすことができるジョセフ
   ソン接合と、該ジョセフソン接合の閾値を制御する手段
   と、該閾値を制御する手段に制御パルスを供給する手段
   とを備え、該制御パルスにより前記直流電流が断続され
   るようになすことを特徴とする超伝導電源回路。