JPS6115355A - 半導体装置用リ−ドフレ−ム - Google Patents
半導体装置用リ−ドフレ−ムInfo
- Publication number
- JPS6115355A JPS6115355A JP59137664A JP13766484A JPS6115355A JP S6115355 A JPS6115355 A JP S6115355A JP 59137664 A JP59137664 A JP 59137664A JP 13766484 A JP13766484 A JP 13766484A JP S6115355 A JPS6115355 A JP S6115355A
- Authority
- JP
- Japan
- Prior art keywords
- glass
- lead frame
- ceramic
- semiconductor device
- ion plating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W76/00—Containers; Fillings or auxiliary members therefor; Seals
- H10W76/60—Seals
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/682—Shapes or dispositions thereof comprising holes having chips therein
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/685—Shapes or dispositions thereof comprising multiple insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/551—Materials of bond wires
- H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
- H10W72/5524—Materials of bond wires comprising metals or metalloids, e.g. silver comprising aluminium [Al]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(1) 産業上の利用分野
この発明は半導体装置用リードフレームに係り、ざらに
詳しくはパッケージ封止部の片面あるいは両面にアルミ
ニウム被覆層をイオンプレーティングにて形成した半導
体装置用リードフレームに関するものである。
詳しくはパッケージ封止部の片面あるいは両面にアルミ
ニウム被覆層をイオンプレーティングにて形成した半導
体装置用リードフレームに関するものである。
(2)従来の技術
現在使用されている半導体集積回路装置のパッケージ法
は、樹脂封止型、ガラス−セラミック封止型、積層セラ
ミック型に分類される。
は、樹脂封止型、ガラス−セラミック封止型、積層セラ
ミック型に分類される。
これらパッケージ法は、信頼性および価格の点で長短が
あり、両者を比較考量して用途に応じて巧みに使い分り
られている。
あり、両者を比較考量して用途に応じて巧みに使い分り
られている。
即ち、信頼性は三者の方法の比較では、積層セラミック
型が最もすぐれ、次いでガラス−セラミック封止型であ
り、その次が樹脂封止型である。
型が最もすぐれ、次いでガラス−セラミック封止型であ
り、その次が樹脂封止型である。
一方、価格の面ではこの逆である。この中でガラス−セ
ラミック封止型が、信頼性、価格において丁度中間的な
位置に存在し、(F:頼性と低価格化の両立が強く望ま
れているパッケージである。
ラミック封止型が、信頼性、価格において丁度中間的な
位置に存在し、(F:頼性と低価格化の両立が強く望ま
れているパッケージである。
第2図は、そのガラス−1?ラミツク封IF型パツケ一
ジノ分解部品配列斜視図であり、第3図は半導体装置チ
ップが入っている状態でのガラス−セラミック封止型パ
ッケージの断面図である。
ジノ分解部品配列斜視図であり、第3図は半導体装置チ
ップが入っている状態でのガラス−セラミック封止型パ
ッケージの断面図である。
このガラス−セラミック封止型パッケージAは、半導体
チップ1を納めてメタライズ底面にグイボンディングす
る凹部2が中央に形成されたアルミナのようなセラミッ
クベース3を有している。
チップ1を納めてメタライズ底面にグイボンディングす
る凹部2が中央に形成されたアルミナのようなセラミッ
クベース3を有している。
そしてセラミックベース3め上面周囲には、鉛ガラスの
ような低融点ガラ皮層4が形成されている。
ような低融点ガラ皮層4が形成されている。
そのようなセラミックベース3の四部2を囲むように、
リードフレームから裁断されたリード5が載せられ、そ
れらリード5と半導体チップ1とにアルミニウムワイヤ
6の各端がワイヤボンディングされている。
リードフレームから裁断されたリード5が載せられ、そ
れらリード5と半導体チップ1とにアルミニウムワイヤ
6の各端がワイヤボンディングされている。
さらに、その上にアルミナのようなセラミツクキす7ツ
プ7が載せられている。そのセラミックキャップ7は、
半導体チップ1とワイヤ6の部分を囲む凹部8が下側に
形成され、更に、下面周囲に鉛ガラスのような低融点ガ
ラス層9が形成されている。
プ7が載せられている。そのセラミックキャップ7は、
半導体チップ1とワイヤ6の部分を囲む凹部8が下側に
形成され、更に、下面周囲に鉛ガラスのような低融点ガ
ラス層9が形成されている。
従って、セラミックベース3とセラミツクキ1?ツブ7
とが低融点ガラス層4と8でリード5を間に挾むように
重ねられて、加熱されて低融点ガラス層4と8がリード
5を固定しつつ互いに融着して、セラミックベース3と
セラミックキャップ7とを封止する。
とが低融点ガラス層4と8でリード5を間に挾むように
重ねられて、加熱されて低融点ガラス層4と8がリード
5を固定しつつ互いに融着して、セラミックベース3と
セラミックキャップ7とを封止する。
(3)発明が解決しようとする問題点
一方、現在の半導体集積回路装置の動向は、小型化、他
機能化が叫ばれ、上記のガラスセラミック封止型パッケ
ージの半導体集積回路においてもその影響を受けている
。
機能化が叫ばれ、上記のガラスセラミック封止型パッケ
ージの半導体集積回路においてもその影響を受けている
。
このことは多機能化に応じて半導体集積回路チップその
ものが大きくなり、小形化を指向してパッケージ形態が
DTP型(2方向外部リード)からQ uad型(4方
向外部リード)へ移行するとともに、ガラス封止部面積
の減少の傾向を示している。
ものが大きくなり、小形化を指向してパッケージ形態が
DTP型(2方向外部リード)からQ uad型(4方
向外部リード)へ移行するとともに、ガラス封止部面積
の減少の傾向を示している。
これらを前述の信頼性および価格と照らし合わせると、
ガラス封止部面積の減少に対する気密性の劣化を防止す
るとともに、Q uad型への対応が可能である廉価な
リードフレームの出現が強く望まれているのである。
ガラス封止部面積の減少に対する気密性の劣化を防止す
るとともに、Q uad型への対応が可能である廉価な
リードフレームの出現が強く望まれているのである。
(4)問題点を解決するための手段
そこで本発明者らはガラス封止部面積が減少してもパッ
ケージの気密性を十分確保でき、且つQ uad型への
対応が可能である廉価な半導体装置用リードフレームを
得るべく検討の結果、この発明に至ったものであって、
要するにパッケージ封止部の片面あるいは両面にアルミ
ニウム被覆層をイオンプレーティングにて形成せしめる
ことを特徴とするものである。
ケージの気密性を十分確保でき、且つQ uad型への
対応が可能である廉価な半導体装置用リードフレームを
得るべく検討の結果、この発明に至ったものであって、
要するにパッケージ封止部の片面あるいは両面にアルミ
ニウム被覆層をイオンプレーティングにて形成せしめる
ことを特徴とするものである。
(4) 作用
即ち、この発明によるならば、半導体装置用リードフレ
ーム上のガラス封止部に相当する位置にアルミニウム被
覆層を形成するのに、これをイオンプレーティングにて
行ったことによって上述した欠点をことごとく解消した
半導体装置用リードフレームを提供することができるの
である。
ーム上のガラス封止部に相当する位置にアルミニウム被
覆層を形成するのに、これをイオンプレーティングにて
行ったことによって上述した欠点をことごとく解消した
半導体装置用リードフレームを提供することができるの
である。
以下、この発明を第1図を参照して説明する。
即ち、第1図はこの発明によるリードフレームを使用し
た半導体集積回路装置のパッケージAの断面図である。
た半導体集積回路装置のパッケージAの断面図である。
同図において、第2.3図と同一部分についでは、同一
番号を付してその説明を省略する。
番号を付してその説明を省略する。
即ち、この発明ではリードフレーム11のガラス封止部
12となるべき部分にイオンプレーティングにてアルミ
ニウム被覆層13を形成したものである。
12となるべき部分にイオンプレーティングにてアルミ
ニウム被覆層13を形成したものである。
しかして、第1図においては、このアルミニウム被覆層
13がパッケージ封止部の片面にのみ設けた場合を示し
たが、この被覆層は勿論両面に形成されていてもよく、
またワイヤボンディング部14の被覆層が同一のアルミ
ニウム被覆層であってもよい。
13がパッケージ封止部の片面にのみ設けた場合を示し
たが、この被覆層は勿論両面に形成されていてもよく、
またワイヤボンディング部14の被覆層が同一のアルミ
ニウム被覆層であってもよい。
上記アルミニウム被覆層13の形成方法としては、ロー
ルフラッド法、真空蒸着法、スパッタリング法、イオン
プレーティング法、湿式メッキ法、化学蒸着法などがあ
り、これらの方法について実際に検討したところ第1表
の結果を得た。
ルフラッド法、真空蒸着法、スパッタリング法、イオン
プレーティング法、湿式メッキ法、化学蒸着法などがあ
り、これらの方法について実際に検討したところ第1表
の結果を得た。
第 1 表
上表から、この発明にて採用したイオンプレーティング
法以外の方法では品質面あるいは経済面で難点があるこ
とがわかった。
法以外の方法では品質面あるいは経済面で難点があるこ
とがわかった。
特に、現在広く行われ′Cいるロールクラッド法では品
質面で゛問題があるだりでなく、アルミニウム被覆層が
ストライブ状とならざるを得ず、今後のパッケージ形態
であるQ uad型にも追従できないという欠陥がある
。
質面で゛問題があるだりでなく、アルミニウム被覆層が
ストライブ状とならざるを得ず、今後のパッケージ形態
であるQ uad型にも追従できないという欠陥がある
。
なお、上表における封止型の評価については、1−I
Qリークディテクターによるリークツーストおよびアル
ミニウム被覆層−ガラス間の剪断強度の結果により判定
したものである。
Qリークディテクターによるリークツーストおよびアル
ミニウム被覆層−ガラス間の剪断強度の結果により判定
したものである。
しかして上表のごとき差の出た封止性の結果については
、現在のところその原因は定かではないが、イオンプレ
ーティング法が伯の方法に比べて結晶粒径が小ざく、粒
界が多いことによりアルミニウム被覆層とガラス間の拡
散が促進されるであろうと考えられる。
、現在のところその原因は定かではないが、イオンプレ
ーティング法が伯の方法に比べて結晶粒径が小ざく、粒
界が多いことによりアルミニウム被覆層とガラス間の拡
散が促進されるであろうと考えられる。
(6) 実施例
以下この発明を実施例により説明する。
板厚が0.25 mmである42%NL Fe合金か
らなるリードフレーム基材に、直流イオンプレーティン
グ法により初期真空度10Torr 、アルゴンガス導
入後10Torr 、D CI K V、蒸着速1i0
.5μm/分の条件にてアルミニウム被覆層を6.5μ
m厚さに形成した。
らなるリードフレーム基材に、直流イオンプレーティン
グ法により初期真空度10Torr 、アルゴンガス導
入後10Torr 、D CI K V、蒸着速1i0
.5μm/分の条件にてアルミニウム被覆層を6.5μ
m厚さに形成した。
一方、同一基材にロールクラッド法にて同じI9さのア
ルミニウム被覆層を形成したリードフレームを用意した
。
ルミニウム被覆層を形成したリードフレームを用意した
。
これら2つのリードフレームを用いてアルミナ基板、P
bo −Bλ03系低融点カラスにより封止を行ない熱
gJ撃サすクル試験後ト1eリークテストを行なった結
果、ロールクラッド法のものについてはリークがみられ
たが、この発明のイオンプレーティングにりなるものに
ついてはリークは全く認められなかった。
bo −Bλ03系低融点カラスにより封止を行ない熱
gJ撃サすクル試験後ト1eリークテストを行なった結
果、ロールクラッド法のものについてはリークがみられ
たが、この発明のイオンプレーティングにりなるものに
ついてはリークは全く認められなかった。
(7) 効果
以上から明らかなように、半導体装置用リードフレーム
において、ガラス封止部となるべき部分にイオンプレー
ティング法によって片面あるいは両面にアルミニウム被
覆層を形成uしめるならば。
において、ガラス封止部となるべき部分にイオンプレー
ティング法によって片面あるいは両面にアルミニウム被
覆層を形成uしめるならば。
封止信頼性を著しく向上させることができ、且つ、今後
のパッケージ形態動向として注目されるQuad型にも
追従が可能であり、しかも廉価な半導体装置用リードフ
レームを提供するものである。
のパッケージ形態動向として注目されるQuad型にも
追従が可能であり、しかも廉価な半導体装置用リードフ
レームを提供するものである。
第1図はこの発明になるリードフレームを使用したガラ
ス−セラミック封止型パッケージの断面図、第2図は従
来のガラス−セラミック封止型パッケージの分解部品配
列斜視図、第3図はその断面図である。
ス−セラミック封止型パッケージの断面図、第2図は従
来のガラス−セラミック封止型パッケージの分解部品配
列斜視図、第3図はその断面図である。
Claims (2)
- (1)半導体装置用リードフレームにおいて、パッケー
ジ封止部の片面あるいは両面にアルミニウム被覆層をイ
オンプレーティングにて形成したことを特徴とする半導
体装置用リードフレーム。 - (2)半導体装置が低融点ガラス封止型であることを特
徴とする特許請求の範囲第1項記載の半導体装置用リー
ドフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137664A JPS6115355A (ja) | 1984-07-02 | 1984-07-02 | 半導体装置用リ−ドフレ−ム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137664A JPS6115355A (ja) | 1984-07-02 | 1984-07-02 | 半導体装置用リ−ドフレ−ム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6115355A true JPS6115355A (ja) | 1986-01-23 |
Family
ID=15203927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59137664A Pending JPS6115355A (ja) | 1984-07-02 | 1984-07-02 | 半導体装置用リ−ドフレ−ム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6115355A (ja) |
-
1984
- 1984-07-02 JP JP59137664A patent/JPS6115355A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4461924A (en) | Semiconductor casing | |
| US4656499A (en) | Hermetically sealed semiconductor casing | |
| US4784974A (en) | Method of making a hermetically sealed semiconductor casing | |
| JPH0242753A (ja) | 耐食性リードフレーム | |
| US3405224A (en) | Sealed enclosure for electronic device | |
| US5134459A (en) | Lead frame for semiconductor device | |
| US4558346A (en) | Highly reliable hermetically sealed package for a semiconductor device | |
| JPS6115355A (ja) | 半導体装置用リ−ドフレ−ム | |
| JPS62142341A (ja) | 半導体装置およびその製造方法 | |
| CA1201211A (en) | Hermetically sealed semiconductor casing | |
| US4745036A (en) | Jumper chip for semiconductor devices | |
| JPS60160145A (ja) | 混成集積回路のパツケ−ジング | |
| JPH0574941B2 (ja) | ||
| JPS60206054A (ja) | リ−ドフレ−ム | |
| JPH04293245A (ja) | ガラス封止型セラミックパッケージ | |
| US5006143A (en) | Method of producing a joined article through bonding with low melting point glass | |
| JPS617645A (ja) | 半導体装置用金属材料 | |
| US4837928A (en) | Method of producing a jumper chip for semiconductor devices | |
| JPS6370532A (ja) | 半導体装置 | |
| JPS61127155A (ja) | 半導体装置用リ−ドフレ−ム | |
| JPS60101957A (ja) | Ic用リ−ドフレ−ム | |
| JPS6112053A (ja) | リ−ドフレ−ム | |
| JPS62144343A (ja) | Ic用パツケ−ジ | |
| JPS6246550A (ja) | 半導体装置用リ−ドフレ−ム | |
| JPS61287247A (ja) | 半導体装置の封止方法 |