JPS61168968A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61168968A JPS61168968A JP60010145A JP1014585A JPS61168968A JP S61168968 A JPS61168968 A JP S61168968A JP 60010145 A JP60010145 A JP 60010145A JP 1014585 A JP1014585 A JP 1014585A JP S61168968 A JPS61168968 A JP S61168968A
- Authority
- JP
- Japan
- Prior art keywords
- region
- gate
- channel
- source
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/202—FETs having static field-induced regions, e.g. static-induction transistors [SIT] or permeable base transistors [PBT]
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は理想的な電流飽和特性を有する静電誘導トラン
ジスタ（Ｓｔａｔｉｃ Ｉｎｄｕｃｔｉｏｎ Ｔｒａｎ
ｓｉｓｔｏｒ。
ジスタ（Ｓｔａｔｉｃ Ｉｎｄｕｃｔｉｏｎ Ｔｒａｎ
ｓｉｓｔｏｒ。
以下、ＳＩＴと略称。）に関するものである。
従来の技術
第４図に、縦形（基板の厚み方向を表わす。ンに形成さ
れた基本的な接合ゲート型ＳＩＴの断面構造を示す。こ
のＳＩＴは、ｎ型のソース領域２０１、ｎ型のドレイン
領域２０２、ｐ型のゲート領域２０３、及びチャネル部
となるｎ−型のエピタキシャル領域２０４から成り、Ｆ
ＩＴに比べて、チャネル寸法が小さく、チャネル部の不
純物密度が少ない（約１０１２〜１ｏ１５ｃＩｒＬ−３
）ため、零ゲートバイアス時あるいはわずかな逆方向電
圧をゲートに印加した状態で、すでにチャネルが完全に
空乏層で覆われたピンチオフ状態となる。この時、第４
図（ｂ）に示す様な鞍部点状の電位障壁２０５がソース
前面に現われ、この電位障壁の高さが、主としてソース
からドレインに流れるキャリアの流量制御を行なうこと
になる。（この電位障壁が固有ゲートの機能をもつ。）
なお、鞍部点状の電位障壁（または、固有ゲートの障壁
とも呼ぶ。うを越えてソースからドレインに流れるキャ
リアはチャネルの中心部２０６に集中して流れる。
れた基本的な接合ゲート型ＳＩＴの断面構造を示す。こ
のＳＩＴは、ｎ型のソース領域２０１、ｎ型のドレイン
領域２０２、ｐ型のゲート領域２０３、及びチャネル部
となるｎ−型のエピタキシャル領域２０４から成り、Ｆ
ＩＴに比べて、チャネル寸法が小さく、チャネル部の不
純物密度が少ない（約１０１２〜１ｏ１５ｃＩｒＬ−３
）ため、零ゲートバイアス時あるいはわずかな逆方向電
圧をゲートに印加した状態で、すでにチャネルが完全に
空乏層で覆われたピンチオフ状態となる。この時、第４
図（ｂ）に示す様な鞍部点状の電位障壁２０５がソース
前面に現われ、この電位障壁の高さが、主としてソース
からドレインに流れるキャリアの流量制御を行なうこと
になる。（この電位障壁が固有ゲートの機能をもつ。）
なお、鞍部点状の電位障壁（または、固有ゲートの障壁
とも呼ぶ。うを越えてソースからドレインに流れるキャ
リアはチャネルの中心部２０６に集中して流れる。
第４図（Ｃ）にＳＩＴのポテンシャル分布を示す。
（第４図Ｆ＆）の破線ム、Ｂに沿って眺めたポテンシャ
ル分布が第２図（Ｃ）のＡ′、Ｂ′に対応する。ノンー
ス中心の座標を（、０、０）とし、ソースからドレイン
へ向かつてＹ軸をとる。ｙ＝ｙａでＸ軸方向へゲートが
存在しＸ＝±ｘＧの位置にゲート電圧が印加される。Ｙ
＝Ｙ（１の位置がドレイン、Ｙ＝＝Ｏの位置がソース
である。空乏層はＹＧからソース側にＹａまで、ドレイ
ン側にＹａまで延びている。固有ゲートの障壁の高さく
第４図（０）でψ。と示す。）はドレイン電圧に比例し
て低下し、かつ障壁位置がソース側に移動するため、障
壁を越えるキャリアの量が増して、ＳＩＴ特有の不飽和
の電流、電圧特性を示すことになる。（例えば、ＩＩＣ
ＥＩＣＴｒａｎｓ、ｖｏｌＸＤ−２５，ＮＯ了（１９７
Ｂ）Ｐ７６１〜７６７）発明が解決しようとする問題点 従来のＳＩＴのこの不飽和特性は、固有ゲートの障壁の
高さがゲート電圧とドレイン電圧との両方に依存するた
めであるが、電圧利得が取りにくいという欠点を有する
。つまジ増幅器として１段あたりの利得ムＶは、 で与えられるから、ｒＤが大きい方つまり飽和特性の方
が電圧利得の点で有利になる。
ル分布が第２図（Ｃ）のＡ′、Ｂ′に対応する。ノンー
ス中心の座標を（、０、０）とし、ソースからドレイン
へ向かつてＹ軸をとる。ｙ＝ｙａでＸ軸方向へゲートが
存在しＸ＝±ｘＧの位置にゲート電圧が印加される。Ｙ
＝Ｙ（１の位置がドレイン、Ｙ＝＝Ｏの位置がソース
である。空乏層はＹＧからソース側にＹａまで、ドレイ
ン側にＹａまで延びている。固有ゲートの障壁の高さく
第４図（０）でψ。と示す。）はドレイン電圧に比例し
て低下し、かつ障壁位置がソース側に移動するため、障
壁を越えるキャリアの量が増して、ＳＩＴ特有の不飽和
の電流、電圧特性を示すことになる。（例えば、ＩＩＣ
ＥＩＣＴｒａｎｓ、ｖｏｌＸＤ−２５，ＮＯ了（１９７
Ｂ）Ｐ７６１〜７６７）発明が解決しようとする問題点 従来のＳＩＴのこの不飽和特性は、固有ゲートの障壁の
高さがゲート電圧とドレイン電圧との両方に依存するた
めであるが、電圧利得が取りにくいという欠点を有する
。つまジ増幅器として１段あたりの利得ムＶは、 で与えられるから、ｒＤが大きい方つまり飽和特性の方
が電圧利得の点で有利になる。
ところが、この飽和特性が一般のＦＩＴ （電界効果ト
ランジスタ）の様に、ソース内部抵抗ｒ５の存在による
負帰還効果により実現される場合は、見掛は上の相互コ
ンダクタンスｇｍが観測され（従来、これがＦＩＴ本来
の相互コンダクタンスと誤解されていた。） と表わされる。従って、ｒ５が大きくなれば本来、固有
ゲートで実現されるｇｍより、小さな相互コンダクタン
スｇｍ’ Ｌか得られない。
ランジスタ）の様に、ソース内部抵抗ｒ５の存在による
負帰還効果により実現される場合は、見掛は上の相互コ
ンダクタンスｇｍが観測され（従来、これがＦＩＴ本来
の相互コンダクタンスと誤解されていた。） と表わされる。従って、ｒ５が大きくなれば本来、固有
ゲートで実現されるｇｍより、小さな相互コンダクタン
スｇｍ’ Ｌか得られない。
しかし、現在まで非飽和型特性のＳＩＴで得られた大き
な−を維持したままで、さらにｒｓを増大せずに、理想
的な飽和型特性を実現する原理は未だに提案されていな
いという状態である。応用面で考えても、アナログ集積
回路で多用される飽和型特性にもとづく電位設定機能を
有する能動デバイスがＳＩＴで実現できないなら、汎用
デバイスとなりにくいと認めざるを得ない。
な−を維持したままで、さらにｒｓを増大せずに、理想
的な飽和型特性を実現する原理は未だに提案されていな
いという状態である。応用面で考えても、アナログ集積
回路で多用される飽和型特性にもとづく電位設定機能を
有する能動デバイスがＳＩＴで実現できないなら、汎用
デバイスとなりにくいと認めざるを得ない。
本発明は、上記従来の問題点を解消する為になされたも
ので、簡単な構成で理想的な電流飽和特性を有する新し
いＳＩＴの提供を目的とする。
ので、簡単な構成で理想的な電流飽和特性を有する新し
いＳＩＴの提供を目的とする。
問題点を解決する為の手段
本発明は、ソース領域とドレイン領域の間に設けられた
、第１のチャネルと、ソース領域とゲート領域の間に設
けられた第２のチャネルとを、ソース領域近傍で結合し
たもので、両チャネルの結合部には、ソース領域からド
レイン領域に向かって流れるソース領域の多数キャリア
に対する電位障壁を形成し、（ただし、電位障壁からソ
ース領域までの抵抗ｒｓは小さく、しかも固有の相互コ
ンダクタンスＧｍとの積は１以下とする。〕ゲゲートル
位障壁間の抵抗ｒＧＧと、ゲートルソース間の抵抗ｒＱ
、と、ソースル電位障壁間の抵抗ｒ５との間に、ｒ、ｓ
）ｒ、。＋ｒ、を成り立たせることが可能である。
、第１のチャネルと、ソース領域とゲート領域の間に設
けられた第２のチャネルとを、ソース領域近傍で結合し
たもので、両チャネルの結合部には、ソース領域からド
レイン領域に向かって流れるソース領域の多数キャリア
に対する電位障壁を形成し、（ただし、電位障壁からソ
ース領域までの抵抗ｒｓは小さく、しかも固有の相互コ
ンダクタンスＧｍとの積は１以下とする。〕ゲゲートル
位障壁間の抵抗ｒＧＧと、ゲートルソース間の抵抗ｒＱ
、と、ソースル電位障壁間の抵抗ｒ５との間に、ｒ、ｓ
）ｒ、。＋ｒ、を成り立たせることが可能である。
作用
本発明は、上記した構成で、しかもゲート領域をソース
領域に対して順バイアス条件で動作させることにより、
第１チヤネルのソース領域前面にソース領域の多数キャ
リアに対するＳＩＴ特有の鞍部点状の電位障壁を形成し
、しかも、ゲート領域の多数キャリア（これは、ソース
領域の少数キャリアである。）が、第２チヤネルから電
位障壁の存在する固有ゲート領域を経由してソース領域
に流れ込む事により、ドレイン電圧に依存しない理想的
な電流飽和型特性を実現するものである。
領域に対して順バイアス条件で動作させることにより、
第１チヤネルのソース領域前面にソース領域の多数キャ
リアに対するＳＩＴ特有の鞍部点状の電位障壁を形成し
、しかも、ゲート領域の多数キャリア（これは、ソース
領域の少数キャリアである。）が、第２チヤネルから電
位障壁の存在する固有ゲート領域を経由してソース領域
に流れ込む事により、ドレイン電圧に依存しない理想的
な電流飽和型特性を実現するものである。
（この新しいＳＩＴを以後、Ｉｄｅａｌ ５ａｔｕｒａ
ｔｅｄＯｐｅｒａｔｉｏｎ Ｓ Ｉ Ｔ 、略して、ｌ
５Ｏ−３ＩＴと呼称する。〕実施例 第１図において（ａ）は横型に形成した本発明の一実施
例における“ｌ５Ｏ−８ＩＴ”の上面図？ｂ）は第１の
（後述）チャネル方向に沿ったムーＸ断面図、（０１は
第１のチャネル方向と直角な面でのＢ−Ｂ断面図、（ｄ
）は第１チヤネルと第２チヤネルの分布図を示す。
ｔｅｄＯｐｅｒａｔｉｏｎ Ｓ Ｉ Ｔ 、略して、ｌ
５Ｏ−３ＩＴと呼称する。〕実施例 第１図において（ａ）は横型に形成した本発明の一実施
例における“ｌ５Ｏ−８ＩＴ”の上面図？ｂ）は第１の
（後述）チャネル方向に沿ったムーＸ断面図、（０１は
第１のチャネル方向と直角な面でのＢ−Ｂ断面図、（ｄ
）は第１チヤネルと第２チヤネルの分布図を示す。
第１図において、ｐ基板１ｏ１（不純物密度Ｎ＝１０１
２〜１０１７ＣｒＩＬ−３）上に、ｆｉ−ｒ７エル１０
２（Ｎ＝１０１２−１ｏ１７α−３）が形成され、コノ
ｎ−’７−ｆ−ル１０２に隣接してｐ基板１０１表面に
、ソースの１領域１０３ （Ｎ：＝１０１７〜１０２０
ニー３）、ドレインのｎ＋領域Ｉｏ４（Ｎ＝１０１７〜
１Ｑ２０ｃｒｒＬ−３）が形成され、ｎ−ウェル１０２
内表面に、ゲートのｐ領域（Ｎ＝１０１７〜１０２０ｃ
ｍ−３）が形成され、ソース電極１ｏ６．ドレイン電極
１０７１ゲート電極１０８が、絶縁膜１０９のコンタク
ト窓を通して、対応する領域とコンタクトされる。また
、第１図において、丸印１１０は、鞍部点状の電位障壁
が存在する場所で、“固有ゲート領域１１０”と以下呼
称する。さらに、第１図（ｄ）に示す様にソースのｎ＋
領域１０３とドレインのｎ領域１０４の間のｎ−ウェル
１０２で形成されたチャネル１１１を“第１チヤネル１
１１”と呼び、ゲートのｐ領域１０５とソースのｎ領域
１０３０間のｎ−ウェル１０２で形成されたチャネル１
１２を“第２チヤネル１１２”と呼ぶ。第１チヤネルは
、主に電子が走行し、第２チヤネルは主に正孔が走行す
る。
２〜１０１７ＣｒＩＬ−３）上に、ｆｉ−ｒ７エル１０
２（Ｎ＝１０１２−１ｏ１７α−３）が形成され、コノ
ｎ−’７−ｆ−ル１０２に隣接してｐ基板１０１表面に
、ソースの１領域１０３ （Ｎ：＝１０１７〜１０２０
ニー３）、ドレインのｎ＋領域Ｉｏ４（Ｎ＝１０１７〜
１Ｑ２０ｃｒｒＬ−３）が形成され、ｎ−ウェル１０２
内表面に、ゲートのｐ領域（Ｎ＝１０１７〜１０２０ｃ
ｍ−３）が形成され、ソース電極１ｏ６．ドレイン電極
１０７１ゲート電極１０８が、絶縁膜１０９のコンタク
ト窓を通して、対応する領域とコンタクトされる。また
、第１図において、丸印１１０は、鞍部点状の電位障壁
が存在する場所で、“固有ゲート領域１１０”と以下呼
称する。さらに、第１図（ｄ）に示す様にソースのｎ＋
領域１０３とドレインのｎ領域１０４の間のｎ−ウェル
１０２で形成されたチャネル１１１を“第１チヤネル１
１１”と呼び、ゲートのｐ領域１０５とソースのｎ領域
１０３０間のｎ−ウェル１０２で形成されたチャネル１
１２を“第２チヤネル１１２”と呼ぶ。第１チヤネルは
、主に電子が走行し、第２チヤネルは主に正孔が走行す
る。
ソースのｎ領域１０３と固有ゲート領域１１゜との間隔
は第１図（＆）に示す通り１、第１チヤネル１１１と第
２チヤネル１１２が、ソースのｎ領域１０３の前面で交
叉しているので、極めて小さくなり、その結果として、
ソースの？領域１０３〜固有ゲート領域１１０間の抵抗
ｒ５は極めて小さくなるため、固有ゲートの相互コンダ
クタンスＧ＋ａとの積は、容易に１より小さくなる。従
って、従来のＳＩＴ特有の大きなＧｍはそのまま利用で
きる。
は第１図（＆）に示す通り１、第１チヤネル１１１と第
２チヤネル１１２が、ソースのｎ領域１０３の前面で交
叉しているので、極めて小さくなり、その結果として、
ソースの？領域１０３〜固有ゲート領域１１０間の抵抗
ｒ５は極めて小さくなるため、固有ゲートの相互コンダ
クタンスＧ＋ａとの積は、容易に１より小さくなる。従
って、従来のＳＩＴ特有の大きなＧｍはそのまま利用で
きる。
また、固有ゲート領域１１０〜ゲートのｐ＋領域１０５
間の抵抗をｒＧｃ ｌゲートのｐ領域１０６〜ソースの
ｎ領域１０３間の抵抗ｒＧ、として、ｒＧａ ＞ ｒＧ
Ｇ ＋ｒ、 −・−・−（３）が成立
する様に、レイアウト、寸法、不純物分布を決める。鞍
部点状の電位障壁がソース領域前面の固有ゲート領域１
１０に存在するため、ソース領域の電子は、ドレインに
流れる。従って、”ａｓについては、ゲート領域の正孔
が、第２チヤネル以外の通路でソース領域に到達する可
能性を表わすと考えればよい。ところが、第１図から明
らかな様に、ゲートのｐ十領域をｎ−ウェル１０２が取
り囲んでいるために、正孔に対する電位障壁となり、”
ＧＢは本質的に大きくなる為容易に（３）式が成立する
。
間の抵抗をｒＧｃ ｌゲートのｐ領域１０６〜ソースの
ｎ領域１０３間の抵抗ｒＧ、として、ｒＧａ ＞ ｒＧ
Ｇ ＋ｒ、 −・−・−（３）が成立
する様に、レイアウト、寸法、不純物分布を決める。鞍
部点状の電位障壁がソース領域前面の固有ゲート領域１
１０に存在するため、ソース領域の電子は、ドレインに
流れる。従って、”ａｓについては、ゲート領域の正孔
が、第２チヤネル以外の通路でソース領域に到達する可
能性を表わすと考えればよい。ところが、第１図から明
らかな様に、ゲートのｐ十領域をｎ−ウェル１０２が取
り囲んでいるために、正孔に対する電位障壁となり、”
ＧＢは本質的に大きくなる為容易に（３）式が成立する
。
以上の様に構成された本実施例のｌ５Ｏ−８ＩＴについ
て、第１図、第２図を用いて、動作の説明を行なう。（
以下、本実施例では両チャネルとも、拡散電位だけで、
ピンチオフする様にし、ゲートに順方向電圧を印加して
動作する、集積回路に適したエンハンスメント・モード
について説明する。）第１図に示す様に、第１チヤネル
１１１のチャネル幅を狭くすればする程、ソースのｎ領
域１０３近傍では、第２図（ｂ）に示す様な鞍部点状の
電位障壁３０１が実現され易くなり、相互コンダクタン
ス−は大きくなる。これは、この電位障壁３０１の高さ
を制御して、ソースのｎ領域１０３からドレイン側に注
入される電子の量の制御を効率よくする。
て、第１図、第２図を用いて、動作の説明を行なう。（
以下、本実施例では両チャネルとも、拡散電位だけで、
ピンチオフする様にし、ゲートに順方向電圧を印加して
動作する、集積回路に適したエンハンスメント・モード
について説明する。）第１図に示す様に、第１チヤネル
１１１のチャネル幅を狭くすればする程、ソースのｎ領
域１０３近傍では、第２図（ｂ）に示す様な鞍部点状の
電位障壁３０１が実現され易くなり、相互コンダクタン
ス−は大きくなる。これは、この電位障壁３０１の高さ
を制御して、ソースのｎ領域１０３からドレイン側に注
入される電子の量の制御を効率よくする。
ここで、ゲートのｐ領域１０５に順バイアス電圧が印加
されると、（３）式が成立しているので、ゲートのｐ領
域１０５からｎ−ウェル１０２で形成された第２チヤネ
ルに注入された正孔は、第１図（ａ）。
されると、（３）式が成立しているので、ゲートのｐ領
域１０５からｎ−ウェル１０２で形成された第２チヤネ
ルに注入された正孔は、第１図（ａ）。
第２図（ｂ）に示すように、 ｐｎｎ 接合の順方
向電流として、固有ゲート領［１１０を経由して、ソー
スのｎ＋領域１０３に流れこむ。
向電流として、固有ゲート領［１１０を経由して、ソー
スのｎ＋領域１０３に流れこむ。
この様に、“ｐ＋ｎ−ｎ＋”接合の順方向電流が流れる
事により、固有ゲート領域１１０の電位障壁３０１は“
ｐ＋ｎ−ｎ＋”接合電圧で一義的に決まる。
事により、固有ゲート領域１１０の電位障壁３０１は“
ｐ＋ｎ−ｎ＋”接合電圧で一義的に決まる。
Ｔ
（これは、Ｉ ＝ Ｉｏ ｅｘｐ（ｑＶ／ｋＴ ）より
、■＝ 、 ｌｏｇ（ＴＡＤ）が成立つ事から明らかで
ある。９ この結果、固有ゲート領Ｍ、１１０は電気的にフローテ
ィングではなくなり、ドレインの計領域１０４からの静
電誘導効果は無効になる。従って、固有ゲート領域１１
０の電位障壁３ｏ１は、ゲートのｐ＋領域１０５によっ
てのみ、電位を制御されることになジ、ドレイン電流は
、ドレイン電圧に対して、理想的な飽和特性を示すよう
になる。
、■＝ 、 ｌｏｇ（ＴＡＤ）が成立つ事から明らかで
ある。９ この結果、固有ゲート領Ｍ、１１０は電気的にフローテ
ィングではなくなり、ドレインの計領域１０４からの静
電誘導効果は無効になる。従って、固有ゲート領域１１
０の電位障壁３ｏ１は、ゲートのｐ＋領域１０５によっ
てのみ、電位を制御されることになジ、ドレイン電流は
、ドレイン電圧に対して、理想的な飽和特性を示すよう
になる。
以上の様に本実施例によれば、ゲートのｐ領域の多数キ
ャリアに対する第２チヤネルを形成してノースルゲート
間の抵抗ｒＧ５を大きくし、しかもソース〜ドレイン間
の第１チヤネルと、ソースの計領域前面で結合した為、
ソースル固有ゲート領域間の抵抗ｒｓは極めて小さくな
ジ、（３）式が容易に成９立つと共に、大きなｇｍが実
現する。しかも、ゲート〜ソース間の“ｐ＋ｎ−ｎ＋”
接合を順方向バイアスでゲートから流れる正孔が、固有
ゲート領域を経由する構造とした事により、固有ゲート
領域が電気的にフローティング状態でなくなり、ドレイ
７電圧の静電誘導効果を無効にする為、ドレイン電圧に
対する理想的なドレイン電流飽和特性を実現する。
ャリアに対する第２チヤネルを形成してノースルゲート
間の抵抗ｒＧ５を大きくし、しかもソース〜ドレイン間
の第１チヤネルと、ソースの計領域前面で結合した為、
ソースル固有ゲート領域間の抵抗ｒｓは極めて小さくな
ジ、（３）式が容易に成９立つと共に、大きなｇｍが実
現する。しかも、ゲート〜ソース間の“ｐ＋ｎ−ｎ＋”
接合を順方向バイアスでゲートから流れる正孔が、固有
ゲート領域を経由する構造とした事により、固有ゲート
領域が電気的にフローティング状態でなくなり、ドレイ
７電圧の静電誘導効果を無効にする為、ドレイン電圧に
対する理想的なドレイン電流飽和特性を実現する。
次に、（３）式のｒＧａをさらに増大させたレイアウト
を第３図に示す。
を第３図に示す。
第３図（ＩＬ）は横型に形成した本発明の別な実施例で
ある“ｌ５Ｏ−３ＩＴ”の上面図、（ｂ）は第１のチャ
ネル方向に沿ったムーＸ断面図、（Ｃ）は第１のチャネ
ル方向と直角な面に沿ったＢ−Ｂ’断面図、（ｄ）は第
１チヤネルと第２チヤネルの分布図を示す。
ある“ｌ５Ｏ−３ＩＴ”の上面図、（ｂ）は第１のチャ
ネル方向に沿ったムーＸ断面図、（Ｃ）は第１のチャネ
ル方向と直角な面に沿ったＢ−Ｂ’断面図、（ｄ）は第
１チヤネルと第２チヤネルの分布図を示す。
第３図において、ｐ基板４０１（不純物密度は１０１２
〜１０１７ｃｍ−３）上に、ｎ−ウェル４０２（不純物
密度は１０１２〜１１０１７（、−３）が形成され、こ
のｎ−ウェル４０２に隣接して、ｐ基板４０１表面にソ
ースのｎ＋領域４ｏ３（不純物密度１０１７〜１０２Ｄ
ｃｒＩＬ−３）、ドレインのｎ＋領域４Ｏ４（不純物密
度１ｏ１７〜１ｏ２０ｃｒＩＬ−３）を形成し、ｎ−’
７−ｃル４０２内表面にゲートの？領域４０５（不純物
密度１０１７〜１０２０ｃＷＬ−３）が形成され、ソー
ス電極４０６、ドレイン電極４０７、ゲート電極４０Ｂ
が、絶縁膜４０９のコンタクト六を通して、対応する領
域とコンタクトされる。
〜１０１７ｃｍ−３）上に、ｎ−ウェル４０２（不純物
密度は１０１２〜１１０１７（、−３）が形成され、こ
のｎ−ウェル４０２に隣接して、ｐ基板４０１表面にソ
ースのｎ＋領域４ｏ３（不純物密度１０１７〜１０２Ｄ
ｃｒＩＬ−３）、ドレインのｎ＋領域４Ｏ４（不純物密
度１ｏ１７〜１ｏ２０ｃｒＩＬ−３）を形成し、ｎ−’
７−ｃル４０２内表面にゲートの？領域４０５（不純物
密度１０１７〜１０２０ｃＷＬ−３）が形成され、ソー
ス電極４０６、ドレイン電極４０７、ゲート電極４０Ｂ
が、絶縁膜４０９のコンタクト六を通して、対応する領
域とコンタクトされる。
第３図において、４１０は鞍部点状の電位障壁が存在す
る場所で、固有ゲート領域４１０と呼ぶことにする。
る場所で、固有ゲート領域４１０と呼ぶことにする。
さらに、第３図（ｄ）に示す様に、ソース〜ドレイン間
のｎ−ウェル４０２で第１チヤネル４１１を形成し、ゲ
ート〜ソース間のｎ−ウェル４０２で第２のチャネル４
１２を形成する。
のｎ−ウェル４０２で第１チヤネル４１１を形成し、ゲ
ート〜ソース間のｎ−ウェル４０２で第２のチャネル４
１２を形成する。
第３図（ａ） 、 （ｄ）で分かるように、第２チヤネ
ルのうちゲートメ領域４０５の近傍にｐ領域４１３を形
成する事により、Ｔｅａを決めるゲートからソースへ向
かう正孔が第２チヤネル以外を通る可能性は一層少なく
なる為、ｒ、が大きくなる。この結果（３）式の成立が
更に容易となる。
ルのうちゲートメ領域４０５の近傍にｐ領域４１３を形
成する事により、Ｔｅａを決めるゲートからソースへ向
かう正孔が第２チヤネル以外を通る可能性は一層少なく
なる為、ｒ、が大きくなる。この結果（３）式の成立が
更に容易となる。
なお本実施例はｐ基板を用いたｎチャネルｌ５Ｏ−５Ｉ
Ｔについてだけ記述したが、ｎ基板を用いたｐ−チャネ
ルｌ５Ｏ−８ＩＴにもこのまま適用できる。
Ｔについてだけ記述したが、ｎ基板を用いたｐ−チャネ
ルｌ５Ｏ−８ＩＴにもこのまま適用できる。
また、基板材料としてＳｉの他にＧａＡｓ 、 ＩｎＳ
ｂ などの化合物材料を用いて、よジ高速動作を実現す
ることも可能である。
ｂ などの化合物材料を用いて、よジ高速動作を実現す
ることも可能である。
また、マルチチャネル構造にすれば大電流化に対応する
最も有利なデバイスともなる。更に縦形構造でも全く同
様の効果が得られる。
最も有利なデバイスともなる。更に縦形構造でも全く同
様の効果が得られる。
また、接合ゲーｚ’１ｐ−ｎ接合でなく、ショットキー
接合でもよい事は勿論である。
接合でもよい事は勿論である。
発明の効果
本発明は、ソース領域とドレイン領域の間に設けられた
第１のチャネルと、ソース領域とゲート領域の間に設け
られた第２のチャネルとをソース領域近傍で結合して小
さなｒｓ、大きなｒＧａを実現し、この結果順方向バイ
アス状態でゲート領域から注入する正孔が、固有ゲート
領域を経由してソース領域に達する動作が極めて安定に
実現する。
第１のチャネルと、ソース領域とゲート領域の間に設け
られた第２のチャネルとをソース領域近傍で結合して小
さなｒｓ、大きなｒＧａを実現し、この結果順方向バイ
アス状態でゲート領域から注入する正孔が、固有ゲート
領域を経由してソース領域に達する動作が極めて安定に
実現する。
この様に、ゲートルソース間の正孔の流れの存在により
、固有ゲート領域が、電気的にフローティングでなくな
る為、ドレイン電圧の影響を受けず、ドレイン電流は、
ドレイン電圧に対して、理想的な飽和特性となる。
、固有ゲート領域が、電気的にフローティングでなくな
る為、ドレイン電圧の影響を受けず、ドレイン電流は、
ドレイン電圧に対して、理想的な飽和特性となる。
この結果、高いｇｍと電流飽和特性を同時に実現する事
ができ、能動素子としてｌ５Ｏ−ＳＩＴを用いる事によ
りｕｓ Ｉの高性能化に利用でき、しかも本質的にｌ５
Ｏ−３ＩＴは、狭チャネル；短チャネルデバイスなので
、高密度化小型化に最も有利である。
ができ、能動素子としてｌ５Ｏ−ＳＩＴを用いる事によ
りｕｓ Ｉの高性能化に利用でき、しかも本質的にｌ５
Ｏ−３ＩＴは、狭チャネル；短チャネルデバイスなので
、高密度化小型化に最も有利である。
第１図（ａ）は、本発明の第１の実施例のｌ５Ｏ−８Ｉ
Ｔの上面図、（ｂ）はムーム′断面図、（ｃ）はＢ−Ｂ
′断面図、（ｄ）は第１チヤネルと第２チヤネルの分布
図、第２図（ａ） 、 （ｂ） Ｆｉ、第１図の実施例
の熱平衡状態と動作状態のエネルギーバンド図、第３図
（＋！Ｌ）は本発明の第２の実施例のｌ５Ｏ−３ＩＴの
上面図、（ｂ）はム一に断面図、（Ｃ）はＢ−Ｂ’断面
図、（ｄ）は第１と第２のチャネル分布図、第４図（＆
）は従来の縦形ＳＩＴの断面図、（ｂ）は鞍部点状の電
位障壁の状態図、（ｃ）ｉｄ ＳＩＴの電位分布図であ
る。 １０１・・・・・・ｐ基板、１０２・・・・・・ｎ−ウ
ェル、１０３・・・・・・ソース領域、１０４・・・・
・・ドレイン領域、１０８・・・・・ゲート電極、１０
９・・・・・・絶縁膜、１１０・・・・・・固有ゲート
領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名Ｎ
〜 ←和 ′ 〜 ！ト １コ ０ ＋
第２図 ψ （小１テンシダルノ
Ｔの上面図、（ｂ）はムーム′断面図、（ｃ）はＢ−Ｂ
′断面図、（ｄ）は第１チヤネルと第２チヤネルの分布
図、第２図（ａ） 、 （ｂ） Ｆｉ、第１図の実施例
の熱平衡状態と動作状態のエネルギーバンド図、第３図
（＋！Ｌ）は本発明の第２の実施例のｌ５Ｏ−３ＩＴの
上面図、（ｂ）はム一に断面図、（Ｃ）はＢ−Ｂ’断面
図、（ｄ）は第１と第２のチャネル分布図、第４図（＆
）は従来の縦形ＳＩＴの断面図、（ｂ）は鞍部点状の電
位障壁の状態図、（ｃ）ｉｄ ＳＩＴの電位分布図であ
る。 １０１・・・・・・ｐ基板、１０２・・・・・・ｎ−ウ
ェル、１０３・・・・・・ソース領域、１０４・・・・
・・ドレイン領域、１０８・・・・・ゲート電極、１０
９・・・・・・絶縁膜、１１０・・・・・・固有ゲート
領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名Ｎ
〜 ←和 ′ 〜 ！ト １コ ０ ＋
第２図 ψ （小１テンシダルノ
Claims (3)
- （１）第１導電型のソース領域とドレイン領域と、第２
導電型のゲート領域と、前記ソース領域〜ドレイン領域
間にソース領域の多数キャリアの通路となる第１のチャ
ネルを形成するための第１の半導体領域と、前記ソース
領域〜ゲート領域間にゲート領域の多数キャリアの通路
となる第２のチャネルを形成するための第２の半導体領
域とを備え、第１のチャネルと第２のチャネルとをソー
ス領域近傍で結合し、第１のチャネルのソース領域前面
に鞍部点状の電位障壁を形成し、ソース領域〜電位障壁
間の抵抗ｒ＿ｓ、ソース領域〜ゲート領域間の抵抗ｒ＿
Ｇ＿Ｓ、ゲート領域〜電位障壁間の抵抗ｒ＿Ｇ＿Ｇ、電
位障壁の固有の相互コンダクタンスＧ＿ｍとの間に、ｒ
＿ｓ・Ｇ＿ｍ＜１とｒ＿Ｇ＿Ｓ＞ｒ＿ｓ＋ｒ＿Ｇ＿Ｇが
成立つ様にした事を特徴とする半導体装置。 - （２）第１の半導体領域と、第２の半導体領域とが同一
導電型である事を特徴とする特許請求の範囲第１項記載
の半導体装置。 - （３）第２のチャネルが、導電型の異なる２つの領域か
ら成る事を特徴とする特許請求の範囲第１項記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60010145A JPS61168968A (ja) | 1985-01-22 | 1985-01-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60010145A JPS61168968A (ja) | 1985-01-22 | 1985-01-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61168968A true JPS61168968A (ja) | 1986-07-30 |
Family
ID=11742115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60010145A Pending JPS61168968A (ja) | 1985-01-22 | 1985-01-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61168968A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0735589A3 (en) * | 1995-03-30 | 1997-10-08 | Toshiba Kk | Trench gate electrode semiconductor device and manufacturing method |
-
1985
- 1985-01-22 JP JP60010145A patent/JPS61168968A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0735589A3 (en) * | 1995-03-30 | 1997-10-08 | Toshiba Kk | Trench gate electrode semiconductor device and manufacturing method |
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