JPH0376263A - ウエハスケール集積回路装置 - Google Patents
ウエハスケール集積回路装置Info
- Publication number
- JPH0376263A JPH0376263A JP1213504A JP21350489A JPH0376263A JP H0376263 A JPH0376263 A JP H0376263A JP 1213504 A JP1213504 A JP 1213504A JP 21350489 A JP21350489 A JP 21350489A JP H0376263 A JPH0376263 A JP H0376263A
- Authority
- JP
- Japan
- Prior art keywords
- input
- integrated circuit
- chips
- input signal
- signal line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
ウェハメモリ等のようにウェハを単位として複数の集積
回路チップを集積し、ウェハ全体をひとつのデバイスと
して機能させるようになされた、いわゆるウェハスケー
ル集積回路装置であって、入力信号を伝送する入力信号
線を複数の集積回路チップで共有するようになされたウ
ェハスケール集積回路装置に間し、 前記複数の集積回路チップ間の同期化を図ることにより
、動作マージンを小さくし、その高速化を遠戚すること
を目的とし、 前記入力信号線と、前記複数の集積回路チップの各集積
回路チップとの間にそれぞれ入力保護回路を設けて構成
する。
回路チップを集積し、ウェハ全体をひとつのデバイスと
して機能させるようになされた、いわゆるウェハスケー
ル集積回路装置であって、入力信号を伝送する入力信号
線を複数の集積回路チップで共有するようになされたウ
ェハスケール集積回路装置に間し、 前記複数の集積回路チップ間の同期化を図ることにより
、動作マージンを小さくし、その高速化を遠戚すること
を目的とし、 前記入力信号線と、前記複数の集積回路チップの各集積
回路チップとの間にそれぞれ入力保護回路を設けて構成
する。
［産業上の利用分野］
本発明は、ウェハメモリ（Ｗａｆｅｒ Ｍｅｍｏｒｙ）
等のようにウェハを単位として複数の集積回路チップ（
以下、ＩＣチップとい°う〉を集積し、ウェハ全体をひ
とつのデバイスとして機能させるようになされた、いわ
ゆるウェハスケール（Ｗａｆｅｒ ５ｃａｌｅ）集積回
路装置に関する。
等のようにウェハを単位として複数の集積回路チップ（
以下、ＩＣチップとい°う〉を集積し、ウェハ全体をひ
とつのデバイスとして機能させるようになされた、いわ
ゆるウェハスケール（Ｗａｆｅｒ ５ｃａｌｅ）集積回
路装置に関する。
一般に、ウェハスケール集積回路装置においては、入力
信号を伝送するための入力信号線は複数のＩＣチップに
より共有される。他方、入力信号にはオーバシュートや
アンダシュートが含まれる場合があり、これがＩＣチッ
プを破壊するおそれがある。このため、かかるウェハス
ケール集積回路装置においては、ＩＣチップをオーバシ
ュートやアンダシュートから保護するための入力保護回
路を必要とする。
信号を伝送するための入力信号線は複数のＩＣチップに
より共有される。他方、入力信号にはオーバシュートや
アンダシュートが含まれる場合があり、これがＩＣチッ
プを破壊するおそれがある。このため、かかるウェハス
ケール集積回路装置においては、ＩＣチップをオーバシ
ュートやアンダシュートから保護するための入力保護回
路を必要とする。
［従来の技術］
従来、入力保護回路を設けたウェハスケール集積回路装
置として第６図及び第７図にそれぞれその要部の回路図
及び等価回路図を示すようなものが提案されている。
置として第６図及び第７図にそれぞれその要部の回路図
及び等価回路図を示すようなものが提案されている。
図中、１は入力信号（例えば、クロック信号）ＳＩＮが
入力される信号入力端子、２は入力保護回路を構成する
抵抗器、３は入力信号線、４はＩＣチップであって、か
かるウェハスケール集積回路装置は、入力信号ＳＩＮに
含まれるオーバシュートやアンダシュートを抵抗器２に
よって緩和することにより、ＩＣチップ４をこれらオー
バシュートやアンダシュートから保護しようとするもの
である。
入力される信号入力端子、２は入力保護回路を構成する
抵抗器、３は入力信号線、４はＩＣチップであって、か
かるウェハスケール集積回路装置は、入力信号ＳＩＮに
含まれるオーバシュートやアンダシュートを抵抗器２に
よって緩和することにより、ＩＣチップ４をこれらオー
バシュートやアンダシュートから保護しようとするもの
である。
かかる従来のウェハスケール集積回路装置によれば、確
かに、ＩＣチップ４をオーバシュートやアンダシュート
から保護することができる。
かに、ＩＣチップ４をオーバシュートやアンダシュート
から保護することができる。
［発明が解決しようとする課題］
しかしながら、かかる従来のウェハスケール集積回路装
置においては、入力保護回路を構成する抵抗器２を入力
信号線３に対して直列に接続しているため、入力信号線
３の負荷が大きく、入力信号ＳＩＮの伝播に遅延及び波
形のなまりを生じてしまう、このため、動作マージンを
小さく設定すると、信号入力端子１に近い位置にあるＩ
Ｃチップ４と信号入力端子１から遠い位置にあるＩＣチ
ップ４との間に大きな同期ずれが生じてしまう、この結
果、必然的に動作マージンを大きく設定しなければなら
ず、これが高速化を妨げていた。
置においては、入力保護回路を構成する抵抗器２を入力
信号線３に対して直列に接続しているため、入力信号線
３の負荷が大きく、入力信号ＳＩＮの伝播に遅延及び波
形のなまりを生じてしまう、このため、動作マージンを
小さく設定すると、信号入力端子１に近い位置にあるＩ
Ｃチップ４と信号入力端子１から遠い位置にあるＩＣチ
ップ４との間に大きな同期ずれが生じてしまう、この結
果、必然的に動作マージンを大きく設定しなければなら
ず、これが高速化を妨げていた。
本発明は、かかる点に鑑み、入力信号を伝送する入力信
号線を複数のＩＣチップで共有するようになされたウェ
ハスケール集積回路装置において、かかる複数のＩＣチ
ップ間の同期化を図ることにより、動作マージンを小さ
くし、その高速化を達成することを目的とする。
号線を複数のＩＣチップで共有するようになされたウェ
ハスケール集積回路装置において、かかる複数のＩＣチ
ップ間の同期化を図ることにより、動作マージンを小さ
くし、その高速化を達成することを目的とする。
［課題を解決するための手段］
第１図及び第２図は、それぞれ本発明の要部を示す原理
回路図及び原理等価回路図であって、本発明のウェハス
ケール集積回路装置においては、信号入力端子１と、入
力信号線３との間には入力保護回路は設けられず、この
代わりに、入力信号線３と、この入力信号線３を共有す
る各ＩＣチップ４との間にそれぞれ入力保護回路５が設
けられる。
回路図及び原理等価回路図であって、本発明のウェハス
ケール集積回路装置においては、信号入力端子１と、入
力信号線３との間には入力保護回路は設けられず、この
代わりに、入力信号線３と、この入力信号線３を共有す
る各ＩＣチップ４との間にそれぞれ入力保護回路５が設
けられる。
［作用］
本発明においては、信号入力端子１に入力される入力信
号ＳＩＮは、すべての入力保護回路５の入力端子に、は
ぼ同時に伝播し、その後、各入力保護回路５において同
程度の遅延及び波形のなまりを生じて、各ＩＣチップ４
に供給されるので、各ＩＣチップ４には位相の一致した
入力信号Ｓ４が供給されることになり、ＩＣチップ４の
動作に同期ずれは生じない、したがって、動作マージン
を小さくすることができる。
号ＳＩＮは、すべての入力保護回路５の入力端子に、は
ぼ同時に伝播し、その後、各入力保護回路５において同
程度の遅延及び波形のなまりを生じて、各ＩＣチップ４
に供給されるので、各ＩＣチップ４には位相の一致した
入力信号Ｓ４が供給されることになり、ＩＣチップ４の
動作に同期ずれは生じない、したがって、動作マージン
を小さくすることができる。
［実施例コ
以下、第３図及び第４図を参照して、本発明の一実施例
につき説明する。
につき説明する。
第３図及び第４図はそれぞれ本発明の“一実施例の要部
を示す回路図及び等価回路図であり、本実施例は、本発
明（第１図、第２図）における入力保護回路５を抵抗器
６で構成したものであり、抵抗器６の一端及び他端をそ
れぞれ入力信号線３及び対応するＩＣチップ４の信号入
力端子に接続させている。
を示す回路図及び等価回路図であり、本実施例は、本発
明（第１図、第２図）における入力保護回路５を抵抗器
６で構成したものであり、抵抗器６の一端及び他端をそ
れぞれ入力信号線３及び対応するＩＣチップ４の信号入
力端子に接続させている。
かかる本実施例においては、信号入力端子１に入力され
る入力信号ＳＩＮは、すべての抵抗器６の入力端子に、
はぼ同時に伝播し、その後、各抵抗器６において同程度
の遅延及び波形のなまりを生じ、各ＩＣチップ４に供給
されるので、各ＩＣチップ４には位相の一致した入力信
号ＳＩＮが供給されることになり、ＩＣチップ４の動作
に同期ずれは生じない。
る入力信号ＳＩＮは、すべての抵抗器６の入力端子に、
はぼ同時に伝播し、その後、各抵抗器６において同程度
の遅延及び波形のなまりを生じ、各ＩＣチップ４に供給
されるので、各ＩＣチップ４には位相の一致した入力信
号ＳＩＮが供給されることになり、ＩＣチップ４の動作
に同期ずれは生じない。
したがって、本実施例によれば、動作マージンを小さく
し、その高速化を図ることができる。
し、その高速化を図ることができる。
なお、上述の実施例においては、入力保護回路５を抵抗
器６で構成した場合につき述べたが、その他、入力保護
回路５としては、例えば、第５図にその回路図を示すよ
うな回路をもって構成することができる。ここに、７は
入力端子、８はダンプ用の抵抗器、９は拡散抵抗であっ
て、■ＢＢは基板バイアス電圧を示している。また、１
０はオーバシュートに対する保護回路を構成するｎＭＯ
３ＦＥＴであり、そのスレッショルド電圧は入力信号Ｓ
ＩＮのハイレベル電圧に応じて適宜、設計される。また
、１１はアンダシュートに対する保護回路を構成するｎ
ＭＯｓ ＦＥＴである。
器６で構成した場合につき述べたが、その他、入力保護
回路５としては、例えば、第５図にその回路図を示すよ
うな回路をもって構成することができる。ここに、７は
入力端子、８はダンプ用の抵抗器、９は拡散抵抗であっ
て、■ＢＢは基板バイアス電圧を示している。また、１
０はオーバシュートに対する保護回路を構成するｎＭＯ
３ＦＥＴであり、そのスレッショルド電圧は入力信号Ｓ
ＩＮのハイレベル電圧に応じて適宜、設計される。また
、１１はアンダシュートに対する保護回路を構成するｎ
ＭＯｓ ＦＥＴである。
［発明の効果］
以上のように、本発明によれば、信号入力端子と入力信
号線との間には入力保護回路を設けず、入力信号線と、
この入力信号線を共有する各ＩＣチップとの間にそれぞ
れ入力保護回路を設けるという構成を採用したことによ
り、入力信号をすべての入力保護回路の入力端子に、は
ぼ同時に伝播し、その後、各入力保護回路において同程
度の遅延及び波形のなまりを生じさせて、これを各ＩＣ
チップに供給し、即ち、位相の一致した入力信号を各Ｉ
Ｃチップに供給し、各ＩＣチップの同期化を図ることが
できるので、動作マージンを小さくし、その高速化を達
成することができる。
号線との間には入力保護回路を設けず、入力信号線と、
この入力信号線を共有する各ＩＣチップとの間にそれぞ
れ入力保護回路を設けるという構成を採用したことによ
り、入力信号をすべての入力保護回路の入力端子に、は
ぼ同時に伝播し、その後、各入力保護回路において同程
度の遅延及び波形のなまりを生じさせて、これを各ＩＣ
チップに供給し、即ち、位相の一致した入力信号を各Ｉ
Ｃチップに供給し、各ＩＣチップの同期化を図ることが
できるので、動作マージンを小さくし、その高速化を達
成することができる。
第１図及び第２図はそれぞれ本発明の要部を示す原理回
路図及びｙＸ理等価回路図、 第３図及び第４図はそれぞれ本発明の一実施例の要部を
示す回路図及び等価回路図、 第５図は入力保護回路の他の例を示す回路図、第６図及
び第７図はそれぞれ従来例の要部を示す回路図及び等価
回路図である。 ＳＩＮ…入力信号 １…信号入力端子 ３…入力信号線 ４…ＩＣチップ（集積回路チップ〉 ５…入力保護回路
路図及びｙＸ理等価回路図、 第３図及び第４図はそれぞれ本発明の一実施例の要部を
示す回路図及び等価回路図、 第５図は入力保護回路の他の例を示す回路図、第６図及
び第７図はそれぞれ従来例の要部を示す回路図及び等価
回路図である。 ＳＩＮ…入力信号 １…信号入力端子 ３…入力信号線 ４…ＩＣチップ（集積回路チップ〉 ５…入力保護回路
Claims (1)
- 【特許請求の範囲】 入力信号（Ｓ＿Ｉ＿Ｎ）を伝送する入力信号線（３）を
複数の集積回路チップ（４、４…４）で共有するように
なされたウェハスケール集積回路装置において、 前記入力信号線（３）と、前記複数の集積回路チップ（
４、４…４）の各集積回路チップ （４、４…４）との間にそれぞれ入力保護回路（５、５
…５）を設けたことを特徴とするウェハスケール集積回
路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213504A JPH0376263A (ja) | 1989-08-18 | 1989-08-18 | ウエハスケール集積回路装置 |
| EP19900309032 EP0413590A3 (en) | 1989-08-18 | 1990-08-17 | Wafer scale integrated circuit device |
| KR1019900012699A KR930010103B1 (ko) | 1989-08-18 | 1990-08-17 | 웨이퍼 스캐일(scale) 집적회로 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213504A JPH0376263A (ja) | 1989-08-18 | 1989-08-18 | ウエハスケール集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0376263A true JPH0376263A (ja) | 1991-04-02 |
Family
ID=16640294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1213504A Pending JPH0376263A (ja) | 1989-08-18 | 1989-08-18 | ウエハスケール集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0413590A3 (ja) |
| JP (1) | JPH0376263A (ja) |
| KR (1) | KR930010103B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5321658A (en) * | 1990-05-31 | 1994-06-14 | Oki Electric Industry Co., Ltd. | Semiconductor memory device being coupled by auxiliary power lines to a main power line |
| US5751650A (en) * | 1995-10-02 | 1998-05-12 | Matsushita Electronics Corporation | Electric signal supply circuit and semiconductor memory device |
| KR100673384B1 (ko) * | 2006-10-09 | 2007-01-24 | 추연한 | 수목 보호판 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5735342A (en) * | 1980-08-13 | 1982-02-25 | Hitachi Ltd | Manufacturing method of large scale integrated circuit |
| JPS61176146A (ja) * | 1985-01-31 | 1986-08-07 | Toshiba Corp | 半導体集積回路装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2251882A1 (en) * | 1973-11-16 | 1975-06-13 | Honeywell Inf Systems | Method of forming an integrated circuit network - uses consecutive masks and verification signals |
| GB2021825B (en) * | 1978-05-25 | 1982-10-27 | Aubusson R C | Semi conductor circuits |
-
1989
- 1989-08-18 JP JP1213504A patent/JPH0376263A/ja active Pending
-
1990
- 1990-08-17 KR KR1019900012699A patent/KR930010103B1/ko not_active Expired - Fee Related
- 1990-08-17 EP EP19900309032 patent/EP0413590A3/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5735342A (en) * | 1980-08-13 | 1982-02-25 | Hitachi Ltd | Manufacturing method of large scale integrated circuit |
| JPS61176146A (ja) * | 1985-01-31 | 1986-08-07 | Toshiba Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0413590A3 (en) | 1991-07-31 |
| EP0413590A2 (en) | 1991-02-20 |
| KR930010103B1 (ko) | 1993-10-14 |
| KR910005447A (ko) | 1991-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4339710A (en) | MOS Integrated test circuit using field effect transistors | |
| EP0467273A2 (en) | Master-slave type flip-flop circuit | |
| US4922140A (en) | CMOS/NMOS integrated circuit with supply voltage delay variation compensation | |
| JPH0376263A (ja) | ウエハスケール集積回路装置 | |
| US4722070A (en) | Multiple oscillation switching circuit | |
| US4651036A (en) | Logic data transfer bus preloading circuit | |
| US5055709A (en) | DCFL latch having a shared load | |
| KR19990057223A (ko) | 입력 버퍼들을 구비한 반도체 장치 | |
| KR100348303B1 (ko) | 다양한 클럭신호에 의한 클럭신호간 딜레이보상방법 | |
| JP3063614B2 (ja) | 半導体集積回路及びその試験方法 | |
| JPS5326118B1 (ja) | ||
| JPH06274242A (ja) | 半導体集積回路装置 | |
| JPH05252017A (ja) | 半導体集積回路 | |
| JPS6442720A (en) | Clock generating circuit | |
| JPH0298167A (ja) | 半導体装置 | |
| JPH03132111A (ja) | 半導体装置 | |
| JPH0265239A (ja) | 半導体集積装置 | |
| JPH08250686A (ja) | 発振回路 | |
| JPS63133701A (ja) | マイクロ波半導体装置 | |
| JPH05152905A (ja) | 半導体装置 | |
| JPH056443A (ja) | コンピユータシステム | |
| JPH03114317A (ja) | 出力バッファ回路 | |
| JPS63123215A (ja) | 半導体集積回路の入力回路 | |
| JPH03162120A (ja) | 半導体装置 | |
| JPH05102803A (ja) | フリツプフロツプ回路 |