JPH0669080B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0669080B2 JPH0669080B2 JP60016775A JP1677585A JPH0669080B2 JP H0669080 B2 JPH0669080 B2 JP H0669080B2 JP 60016775 A JP60016775 A JP 60016775A JP 1677585 A JP1677585 A JP 1677585A JP H0669080 B2 JPH0669080 B2 JP H0669080B2
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- JP
- Japan
- Prior art keywords
- input protection
- protection circuit
- circuit
- integrated circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体集積回路装置に係り、特に入力保護回路
部の改良に関する。
部の改良に関する。
近年、半導体メモリなどのMOS型集積回路においては、
高集積化に伴い素子の微細化が進み、またチップ外部か
らの入力信号に対して高速動作可能なアクセスタイムの
速いものの需要が大きくなっている。例えば、1Mビット
dRAM等に用いられるMOSFETは、実効ゲート長が１μｍ、
ゲート酸化膜厚が200Å、ドレイン，ソースの拡散層深
さが0.2μｍと小さくなっている。このような微細素子
をもつデバイスにチップ外部から静電気等によるサージ
電圧や電源ノイズが加わると、ゲート酸化膜やソース，
ドレインのpn接合に瞬間的に高電圧が印加され、静電破
壊によりデバイスが破壊される。ゲート酸化膜にシリコ
ン酸化膜を用いた場合、その耐圧は10MV/cm程度であ
り、上記のようなゲート酸化膜厚200ÅのMOSFETは20V以
上の電圧がゲートに印加されると破壊されてしまう。こ
のため通常、MOS集積回路では、チップのボンディング
・パッドに入力保護回路が接続され、チップ内部の素子
に直接高電圧が印加されるのを防止するようにしてい
る。パッケージされた集積回路のピンの静電耐圧は200V
以上ないと通常の使用に耐えられず、そのためには入力
保護回路の保護抵抗として1KΩ以上が必要とされる。
高集積化に伴い素子の微細化が進み、またチップ外部か
らの入力信号に対して高速動作可能なアクセスタイムの
速いものの需要が大きくなっている。例えば、1Mビット
dRAM等に用いられるMOSFETは、実効ゲート長が１μｍ、
ゲート酸化膜厚が200Å、ドレイン，ソースの拡散層深
さが0.2μｍと小さくなっている。このような微細素子
をもつデバイスにチップ外部から静電気等によるサージ
電圧や電源ノイズが加わると、ゲート酸化膜やソース，
ドレインのpn接合に瞬間的に高電圧が印加され、静電破
壊によりデバイスが破壊される。ゲート酸化膜にシリコ
ン酸化膜を用いた場合、その耐圧は10MV/cm程度であ
り、上記のようなゲート酸化膜厚200ÅのMOSFETは20V以
上の電圧がゲートに印加されると破壊されてしまう。こ
のため通常、MOS集積回路では、チップのボンディング
・パッドに入力保護回路が接続され、チップ内部の素子
に直接高電圧が印加されるのを防止するようにしてい
る。パッケージされた集積回路のピンの静電耐圧は200V
以上ないと通常の使用に耐えられず、そのためには入力
保護回路の保護抵抗として1KΩ以上が必要とされる。
ところで、入力保護回路の存在によりこれが設けられた
ボンディング・パッドに入る信号に遅延が生じる。その
遅延時間は入力保護抵抗と負荷容量との積により決ま
る。即ち入力保護回路に接続された配線の配線容量及び
MOSトランジスタのゲート容量が大きい程入力保護回路
による遅延は大きくなる。負荷容量が大きい場合、その
分入力抵抗を小さくすれば遅延時間は長くならないが、
これは入力保護回路自体の静電耐圧を低下させてしま
う。
ボンディング・パッドに入る信号に遅延が生じる。その
遅延時間は入力保護抵抗と負荷容量との積により決ま
る。即ち入力保護回路に接続された配線の配線容量及び
MOSトランジスタのゲート容量が大きい程入力保護回路
による遅延は大きくなる。負荷容量が大きい場合、その
分入力抵抗を小さくすれば遅延時間は長くならないが、
これは入力保護回路自体の静電耐圧を低下させてしま
う。
従って従来のMOS集積回路では、最低1KΩの入力保護抵
抗が用いられ、配線容量やMOSトランジスタのゲート容
量が大きくなる程入力保護回路による遅延時間が長くな
る、という問題があった。
抗が用いられ、配線容量やMOSトランジスタのゲート容
量が大きくなる程入力保護回路による遅延時間が長くな
る、という問題があった。
本発明は上記した点に鑑みなされたもので、入力保護回
路による遅延時間を短くした半導体集積回路装置を提供
することを目的とする。
路による遅延時間を短くした半導体集積回路装置を提供
することを目的とする。
本発明にかかる半導体集積回路装置は、一個のボンディ
ング・パッドに対して二個以上の入力保護回路を接続
し、入力保護回路の一部を集積回路チップ内部の回路の
MOSトランジスタのゲートに接続し、一部を集積回路チ
ップ内部の回路のMOSトランジスタのソース，ドレイン
に接続したことを特徴とする。
ング・パッドに対して二個以上の入力保護回路を接続
し、入力保護回路の一部を集積回路チップ内部の回路の
MOSトランジスタのゲートに接続し、一部を集積回路チ
ップ内部の回路のMOSトランジスタのソース，ドレイン
に接続したことを特徴とする。
本発明によれば、入力保護回路自体の静電耐圧を低下さ
せることなく、入力保護回路により遅延時間を従来より
著しく短縮することができる。
せることなく、入力保護回路により遅延時間を従来より
著しく短縮することができる。
回路シュミレーション結果を用いて本発明の効果をより
具体的に説明する。一個のボンディング・パッドに一個
の入力保護回路が接続され、入力保護抵抗を1.3KΩ、入
力の負荷容量を2.5pFとした時、入力保護回路による遅
延時間は3.3nSであった。これに対して一個のボンディ
ング・パッドに二個の入力保護回路を接続し、入力の負
荷容量を1.5pFと1.0pFに分けると、各入力保護回路によ
る遅延2.2nSと1.8nSとなる。なおここでは、入力保護回
路が一個の場合の入力の負荷容量2.5pFは、幅２μm,長
さ2000μｍのAl配線の容量0.7pFとMOSトランジスタのゲ
ート容量1.8pFの合計であり、入力保護回路が二個の場
合、配線の容量は0.2pFと0.5pFに分けられ、ゲート容量
も1.3pFと0.5pFに分けられ、結局各入力保護回路に接続
された負荷容量は1.5pFと1.0pFになると想定している。
具体的に説明する。一個のボンディング・パッドに一個
の入力保護回路が接続され、入力保護抵抗を1.3KΩ、入
力の負荷容量を2.5pFとした時、入力保護回路による遅
延時間は3.3nSであった。これに対して一個のボンディ
ング・パッドに二個の入力保護回路を接続し、入力の負
荷容量を1.5pFと1.0pFに分けると、各入力保護回路によ
る遅延2.2nSと1.8nSとなる。なおここでは、入力保護回
路が一個の場合の入力の負荷容量2.5pFは、幅２μm,長
さ2000μｍのAl配線の容量0.7pFとMOSトランジスタのゲ
ート容量1.8pFの合計であり、入力保護回路が二個の場
合、配線の容量は0.2pFと0.5pFに分けられ、ゲート容量
も1.3pFと0.5pFに分けられ、結局各入力保護回路に接続
された負荷容量は1.5pFと1.0pFになると想定している。
このように、入力保護回路を一個から二個に増やしただ
けで、その入力の負荷容量の分割次第で入力保護回路に
よる遅延時間を約1/2に短縮することができる。
けで、その入力の負荷容量の分割次第で入力保護回路に
よる遅延時間を約1/2に短縮することができる。
次に、1MビットdRAMのニブルモードのアクセス時間の実
測結果を例にとって説明する。入力保護回路が一個の場
合、CASが立ち下がってから出力Doutが得られるまでの
ニブル・アクセスタイムは18nSであり、そのうちCASの
入力保護回路による遅延時間が約7nS（アクセスタイム
の40％）もある。これに対し、CASの入力保護回路を二
個にすると、入力保護回路による遅延時間は3.5nSとな
り、その結果アクセスタイムは13.5nSと大幅に短縮する
ことができた。しかもCASの入力保護回路による遅延時
間が1/2に短縮されたことによって、回路の動作マージ
ンも大幅に向上することができた。
測結果を例にとって説明する。入力保護回路が一個の場
合、CASが立ち下がってから出力Doutが得られるまでの
ニブル・アクセスタイムは18nSであり、そのうちCASの
入力保護回路による遅延時間が約7nS（アクセスタイム
の40％）もある。これに対し、CASの入力保護回路を二
個にすると、入力保護回路による遅延時間は3.5nSとな
り、その結果アクセスタイムは13.5nSと大幅に短縮する
ことができた。しかもCASの入力保護回路による遅延時
間が1/2に短縮されたことによって、回路の動作マージ
ンも大幅に向上することができた。
また、入力保護回路の一部を内部回路のソース，ドレイ
ンを接続しているので、入力保護回路で保証されない高
電圧が印加された場合、この高電圧印加時の過渡電流を
ソース，ドレインを介して流すことができる。このた
め、入力保護回路で保証されない高電圧が印加された場
合にも、入力保護回路に接続された内部回路のゲート破
壊を防止することができる。
ンを接続しているので、入力保護回路で保証されない高
電圧が印加された場合、この高電圧印加時の過渡電流を
ソース，ドレインを介して流すことができる。このた
め、入力保護回路で保証されない高電圧が印加された場
合にも、入力保護回路に接続された内部回路のゲート破
壊を防止することができる。
本発明の実施例を図面を参照して次に説明する。
第１図は一実施例のMOS集積回路の要部構成を示す。図
において、11はボンディング・パッドであり、これに３
個の入力保護回路12a,12b,12cが接続され、各入力保護
回路にはそれぞれ配線13a,13b,13cが接続され、かつ各
配線先端には負荷MOSトランジスタQ2a,Q2b,Q2cが接続さ
れている。入力保護抵抗R1a,R2a,R1b,R2b,R1c,R2cは例
えば、n+拡散層や多結晶シリコン膜により形成されたも
のである。またMOSトランジスタQ1a,Q1b,Q1cは、サージ
電圧により過渡電流を流すもので、ゲートとソースは共
通にソース電源電圧Vssに接続されている。
において、11はボンディング・パッドであり、これに３
個の入力保護回路12a,12b,12cが接続され、各入力保護
回路にはそれぞれ配線13a,13b,13cが接続され、かつ各
配線先端には負荷MOSトランジスタQ2a,Q2b,Q2cが接続さ
れている。入力保護抵抗R1a,R2a,R1b,R2b,R1c,R2cは例
えば、n+拡散層や多結晶シリコン膜により形成されたも
のである。またMOSトランジスタQ1a,Q1b,Q1cは、サージ
電圧により過渡電流を流すもので、ゲートとソースは共
通にソース電源電圧Vssに接続されている。
このように構成することにより、ボンディング・パッド
11と３本の配線13a,13b,13cの間に一個の入力保護回路
を設けた場合に比べて、入力保護回路による遅延時間を
大きく短縮することができる。
11と３本の配線13a,13b,13cの間に一個の入力保護回路
を設けた場合に比べて、入力保護回路による遅延時間を
大きく短縮することができる。
入力保護回路の構成は第１図のものに限られない。例え
ば、いずれも公知であるが第２図あるいは第３図のよう
な入力保護回路を用いた場合にも本発明は有効である。
ば、いずれも公知であるが第２図あるいは第３図のよう
な入力保護回路を用いた場合にも本発明は有効である。
第１図は本発明の一実施例の要部構成を示す図、第２図
及び第３図は入力保護回路の他の構成例を示す図であ
る。 11……ボンディング・パッド 12a,12b,12c……入力保護回路 13a,13b,13c……配線 Q2a,Q2b,Q2c……負荷MOSトランジスタ
及び第３図は入力保護回路の他の構成例を示す図であ
る。 11……ボンディング・パッド 12a,12b,12c……入力保護回路 13a,13b,13c……配線 Q2a,Q2b,Q2c……負荷MOSトランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 熊埜御堂 高毅 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (72)発明者 岩田 佳久 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 中川 薫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (56)参考文献 特開 昭58−141567（ＪＰ，Ａ)
Claims (1)
- 【請求項１】一個のボンディング・パッドに複数個の入
力保護回路が接続され、各々の入力保護回路の一部はそ
れぞれ集積回路チップ内部の回路のMOSトランジスタの
ゲートに接続され、一部は集積回路チップ内部の回路の
MOSトランジスタのソース，ドレインに接続されている
ことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60016775A JPH0669080B2 (ja) | 1985-01-31 | 1985-01-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60016775A JPH0669080B2 (ja) | 1985-01-31 | 1985-01-31 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61176146A JPS61176146A (ja) | 1986-08-07 |
| JPH0669080B2 true JPH0669080B2 (ja) | 1994-08-31 |
Family
ID=11925575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60016775A Expired - Lifetime JPH0669080B2 (ja) | 1985-01-31 | 1985-01-31 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669080B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62154665A (ja) * | 1985-12-26 | 1987-07-09 | Nec Corp | 半導体装置 |
| JPH06101560B2 (ja) * | 1986-02-17 | 1994-12-12 | 日本電気株式会社 | 半導体装置 |
| JPH0616558B2 (ja) * | 1987-01-28 | 1994-03-02 | 三菱電機株式会社 | 半導体装置の入力保護装置 |
| JPH0376263A (ja) * | 1989-08-18 | 1991-04-02 | Fujitsu Ltd | ウエハスケール集積回路装置 |
| WO2001097358A1 (en) * | 2000-06-15 | 2001-12-20 | Sarnoff Corporation | Multi-finger current ballasting esd protection circuit and interleaved ballasting for esd-sensitive circuits |
| JP5752657B2 (ja) * | 2012-09-10 | 2015-07-22 | 株式会社東芝 | 半導体装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5763861A (en) * | 1980-10-06 | 1982-04-17 | Nec Corp | Semiconductor device |
| JPS58141567A (ja) * | 1982-02-17 | 1983-08-22 | Nec Corp | 半導体集積回路の入力保護装置 |
| JPS58159363A (ja) * | 1982-03-17 | 1983-09-21 | Nec Corp | 半導体集積回路の入出力保護装置 |
| JPS59107493A (ja) * | 1982-12-09 | 1984-06-21 | Ricoh Co Ltd | テスト回路付きｅｐｒｏｍメモリ装置 |
| JPS59182567A (ja) * | 1983-04-01 | 1984-10-17 | Hitachi Ltd | Ｍｏｓ集積回路装置 |
| JPS59224162A (ja) * | 1983-06-03 | 1984-12-17 | Ricoh Co Ltd | 半導体保護装置 |
-
1985
- 1985-01-31 JP JP60016775A patent/JPH0669080B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61176146A (ja) | 1986-08-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |