JPS6119224A - パルスジエネレ−タ - Google Patents
パルスジエネレ−タInfo
- Publication number
- JPS6119224A JPS6119224A JP14081084A JP14081084A JPS6119224A JP S6119224 A JPS6119224 A JP S6119224A JP 14081084 A JP14081084 A JP 14081084A JP 14081084 A JP14081084 A JP 14081084A JP S6119224 A JPS6119224 A JP S6119224A
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- JP
- Japan
- Prior art keywords
- output
- pulse
- terminal
- flip
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Pulse Circuits (AREA)
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ＤＣサーボモータの制御等に用いられるパル
スジェネレータに関するものである。
スジェネレータに関するものである。
〔従来技術〕 −
ＤＣサーボモータの制御等においては、速度制御あるい
は位置決めが、指令パルスに追従するような形で制御が
行なわれている。これに必要な指令を発するパルスジェ
ネレータの必要周波数は最低は１０ｐｐｓ （ｐｕｌ
ｓｅ ｐｅｒ ５ｅｃｏｎｄ）から最高は１００Ｋ ｐ
ｐｓに及び広範囲にわたる。しかも、この指令パルスの
周波数はマイコン等で指示されるので、入力デジタルデ
ータに対してリニアに周波数が変わるという特性をもつ
パルスジェネレータが必要とされる。
は位置決めが、指令パルスに追従するような形で制御が
行なわれている。これに必要な指令を発するパルスジェ
ネレータの必要周波数は最低は１０ｐｐｓ （ｐｕｌ
ｓｅ ｐｅｒ ５ｅｃｏｎｄ）から最高は１００Ｋ ｐ
ｐｓに及び広範囲にわたる。しかも、この指令パルスの
周波数はマイコン等で指示されるので、入力デジタルデ
ータに対してリニアに周波数が変わるという特性をもつ
パルスジェネレータが必要とされる。
従来、この目的に対してはＤ／Ａ変換器及び■／Ｆ変換
器からなるパルスジェネレータが用いられていた。第１
図にその回路図を示す。図において、１は電流出力形の
Ｄ／Ａ変換器、２は演算増幅器、３はＶ／Ｆ変換器であ
る。また４はＤ／Ａ変換器１のオフセット調整用抵抗、
５は演算増幅器２のゲイン調整抵抗、６はＶ／Ｆ変換器
３の周波数調整抵抗、７は同しく Ｖ／Ｆ変換器３のオ
フセット周波数調整抵抗である。
器からなるパルスジェネレータが用いられていた。第１
図にその回路図を示す。図において、１は電流出力形の
Ｄ／Ａ変換器、２は演算増幅器、３はＶ／Ｆ変換器であ
る。また４はＤ／Ａ変換器１のオフセット調整用抵抗、
５は演算増幅器２のゲイン調整抵抗、６はＶ／Ｆ変換器
３の周波数調整抵抗、７は同しく Ｖ／Ｆ変換器３のオ
フセット周波数調整抵抗である。
次に動作について説明する。デジタル入力データＤＯ〜
Ｄ １１ （１２ｂｉｔ）に対し、それに比例する電
流出力がＤ／Ａ変換器１により発生し、この電流出力が
演算増幅器２を通って電圧に変換される。Ｖ／Ｆ変換器
３は、その電圧に比例する周波数のパルスを発生するの
で、結局、全体としてデジタル入力データ（１２ｂｉｔ
）に比例する周波数のパルス出力ＦＯを発生するパルス
ジェネレータとして動作することになる。
Ｄ １１ （１２ｂｉｔ）に対し、それに比例する電
流出力がＤ／Ａ変換器１により発生し、この電流出力が
演算増幅器２を通って電圧に変換される。Ｖ／Ｆ変換器
３は、その電圧に比例する周波数のパルスを発生するの
で、結局、全体としてデジタル入力データ（１２ｂｉｔ
）に比例する周波数のパルス出力ＦＯを発生するパルス
ジェネレータとして動作することになる。
このような構成のパル玉ジェネレータの原理は明確であ
り、簡単な構成になるので以前から用いられているが、
Ｄ／Ａ変換器とかＶ／Ｆ変換器という高価なアナログ信
号モジュールを使うので、パルスジェネレータ自身が高
価になるといううらみがある。また、電源電圧も＋５■
以外に±１５Ｖが必要であり、三重源タイプの割高の電
源が必要である。それ以外にも、ゲイン、オフセット等
の、細かい調整を必要とし、調整なしで動作するという
わけにはいかなかった。
り、簡単な構成になるので以前から用いられているが、
Ｄ／Ａ変換器とかＶ／Ｆ変換器という高価なアナログ信
号モジュールを使うので、パルスジェネレータ自身が高
価になるといううらみがある。また、電源電圧も＋５■
以外に±１５Ｖが必要であり、三重源タイプの割高の電
源が必要である。それ以外にも、ゲイン、オフセット等
の、細かい調整を必要とし、調整なしで動作するという
わけにはいかなかった。
本発明は、このような事情に鑑みてなされたもので、入
力をデジタル的に積分し、該積分値が所定値に達する毎
にパルスを発生するようにすることにより、デジタル入
力に比例する周波数のパルスを発生でき、かつ、安価で
単一電源のみで動作し、しかも調整不要で比較的簡単に
構成できるパルスジェネレータを提供することを目的と
している。
力をデジタル的に積分し、該積分値が所定値に達する毎
にパルスを発生するようにすることにより、デジタル入
力に比例する周波数のパルスを発生でき、かつ、安価で
単一電源のみで動作し、しかも調整不要で比較的簡単に
構成できるパルスジェネレータを提供することを目的と
している。
（発明の実施例）
以下、この発明の実施例を図について説明する。
第２図は本発明の一実施例を示し、図において、ＣＬＫ
はマイコン等から供給される約ＩＭＨｚ程度の外部クロ
ックである。８〜１０はクロックＣＬＫの立上りで動作
するＤ形フリップフロップである。１１〜１４は次段の
全加算器で、そのうちの１１〜１３の一方の入力にクロ
ックＣＬＫの立上りに同期して外部か−ら読込まれたデ
ジタル入力データＤｏ−Ｄｌｌが入力される。また１５
．１６はリセット端子付Ｄフリップフロ・ノブであり、
上記全加算器１１〜１４の出力が、該Ｄフリ・ノブフロ
ップ１５．１６に入力される。該Ｄフリップフロップ１
５．１６の出力ＳＯ〜３１５は全加算器１１〜１４の他
方の入力に接続される。なお全加算器１４の一方の入力
は常時“０”を入力するために接地されている。また（
：ｉ、Ｃｏは全加算器１１〜１４のキャリー人、出力端
子であり、全加算器１１のキャリー人品接地され、その
キャリー出力ＣＯは全加算器１２のキャリー人力Ｃｉに
接続され、そのキャリー出力ＣＯは全加算器１３のキャ
リー人力Ｃｉに、そのキャリー出力ＣＯは全加算器１４
のキャリー人力Ｃｉにそれぞれ接続され、該全加算器１
４にはキャリー出力は設けられていない。
はマイコン等から供給される約ＩＭＨｚ程度の外部クロ
ックである。８〜１０はクロックＣＬＫの立上りで動作
するＤ形フリップフロップである。１１〜１４は次段の
全加算器で、そのうちの１１〜１３の一方の入力にクロ
ックＣＬＫの立上りに同期して外部か−ら読込まれたデ
ジタル入力データＤｏ−Ｄｌｌが入力される。また１５
．１６はリセット端子付Ｄフリップフロ・ノブであり、
上記全加算器１１〜１４の出力が、該Ｄフリ・ノブフロ
ップ１５．１６に入力される。該Ｄフリップフロップ１
５．１６の出力ＳＯ〜３１５は全加算器１１〜１４の他
方の入力に接続される。なお全加算器１４の一方の入力
は常時“０”を入力するために接地されている。また（
：ｉ、Ｃｏは全加算器１１〜１４のキャリー人、出力端
子であり、全加算器１１のキャリー人品接地され、その
キャリー出力ＣＯは全加算器１２のキャリー人力Ｃｉに
接続され、そのキャリー出力ＣＯは全加算器１３のキャ
リー人力Ｃｉに、そのキャリー出力ＣＯは全加算器１４
のキャリー人力Ｃｉにそれぞれ接続され、該全加算器１
４にはキャリー出力は設けられていない。
以上の構成から理解できるように、全加算器１１〜１４
及びＤフリップフロップ１５．１６の全体は、デジタル
の積分器２０を構成している。
及びＤフリップフロップ１５．１６の全体は、デジタル
の積分器２０を構成している。
また１７はジャンパ線Ｗ１〜Ｗ４の選択により全加算器
１４の４ビツトの出力のうちの所望のものが入力される
ＡＮＤ回路、１８は外部からのクロック信号ＣＬＫ、
リセット信号ＲＥＳＥＴが印加されＡＮＤ回路１７の出
力が端子りに入力されるＤフリップフロップ、１９は上
記リセット信号ＲＥＳＥＴ及びＤフリップフロップ１Ｂ
の端子向出力の論理積をとりこれを上記Ｄフリップフロ
ップ１５．１６のりセント端子に印加するＡＮＤ回路で
ある。またＦＯは積分器２０の積分値が所定値に達する
毎にフリップフロップ１８の端子Ｑがら出力される、周
波数が上記入力データＤｏ−Ｄ１１の大きさに比例した
パルス列である。そして上記ＡＮＤ回路１７、ジャンパ
線Ｗ１〜Ｗ４、Ｄフリップフロップ１８及びＡＮＤ回路
１９によりパルス発生手段３０が構成されている。
１４の４ビツトの出力のうちの所望のものが入力される
ＡＮＤ回路、１８は外部からのクロック信号ＣＬＫ、
リセット信号ＲＥＳＥＴが印加されＡＮＤ回路１７の出
力が端子りに入力されるＤフリップフロップ、１９は上
記リセット信号ＲＥＳＥＴ及びＤフリップフロップ１Ｂ
の端子向出力の論理積をとりこれを上記Ｄフリップフロ
ップ１５．１６のりセント端子に印加するＡＮＤ回路で
ある。またＦＯは積分器２０の積分値が所定値に達する
毎にフリップフロップ１８の端子Ｑがら出力される、周
波数が上記入力データＤｏ−Ｄ１１の大きさに比例した
パルス列である。そして上記ＡＮＤ回路１７、ジャンパ
線Ｗ１〜Ｗ４、Ｄフリップフロップ１８及びＡＮＤ回路
１９によりパルス発生手段３０が構成されている。
次に動作について説明する。全加算器１１〜Ｉ３はクロ
ックＣＬＫの立上り毎にフリップフロップ８〜１０の出
力を加算していくのでその出力は時間とともに、即ちク
ロックＣＬＫの回数とともに直線的に大きくなっていく
。即ち、Ｄフリノブフロップ８〜１０にセットされた入
力ＤＯ〜Ｄ１１′による値が例えば“１０”の場合、全
加算器１１〜１３の加算結果はクロックＣＬＫごとに′
″１０”。
ックＣＬＫの立上り毎にフリップフロップ８〜１０の出
力を加算していくのでその出力は時間とともに、即ちク
ロックＣＬＫの回数とともに直線的に大きくなっていく
。即ち、Ｄフリノブフロップ８〜１０にセットされた入
力ＤＯ〜Ｄ１１′による値が例えば“１０”の場合、全
加算器１１〜１３の加算結果はクロックＣＬＫごとに′
″１０”。
２０″３ｗ３０″、・・・のように増大していく。そし
て該加算値が“４０９６”となる毎に全加算器１３から
１４に対しキャリーＣＯが出力される。
て該加算値が“４０９６”となる毎に全加算器１３から
１４に対しキャリーＣＯが出力される。
全加算器１４は全加算器１３のキャリー出力ＣＯを加算
し該全加算器Ｉ４からの出力は、プリセソト用ジャンパ
線Ｗ１〜Ｗ４の適当な組合わせでＡＮＤゲート１７に導
びかれる。例えば第２図の場合はジャンパ線Ｗｌ、Ｗ４
のみが接続され、出力Ｓ１５．Ｓ１２のみがＡＮＤゲー
ト１７に入力される。このＡＮＤゲート１７の出力がＨ
レベルになると、それがクロックＣＬＫの立上りで、Ｄ
フリップフロン１１８に読込まれ、端子ＱからＨ。
し該全加算器Ｉ４からの出力は、プリセソト用ジャンパ
線Ｗ１〜Ｗ４の適当な組合わせでＡＮＤゲート１７に導
びかれる。例えば第２図の場合はジャンパ線Ｗｌ、Ｗ４
のみが接続され、出力Ｓ１５．Ｓ１２のみがＡＮＤゲー
ト１７に入力される。このＡＮＤゲート１７の出力がＨ
レベルになると、それがクロックＣＬＫの立上りで、Ｄ
フリップフロン１１８に読込まれ、端子ＱからＨ。
レベルの信号が、端子向よりＬレベルの信号が発生する
。
。
後者の信号は、ＡＮＤゲート１９に加えられ、該ＡＮＤ
ゲート１９の出力はフリップフロップ１５．１６のリセ
ット端子に加えられるので、該フリップフロップ１５．
１６の出力ＳＯ〜Ｓ１５は全てＬレベルになる。このこ
とは全加算器１１〜１４の加算入力の一方が“０”にな
ったことを意味し、全加算器１１〜１４の出力のうち全
加算器１４の出力は０″になる。従って、ＡＮＤゲート
１７の出力もＬレベルになり、次のクロックＣＬＫの立
上りでＤフリップフコツブ１８の端子ＱはＬレベルに、
向はＨレベルにもどる。結果としてＤフリップフロップ
１８の出力ＦＯとして正極性のパルスが１個出力された
ことになる。Ｄフリップフロップ１５．１６は今述べた
とおり出力が“０”の状態にもどっているので、以上述
べた動作が繰り返され、出力ＦＯとしてＤフリップフロ
ップ１８の端子Ｑからパルス列が発生するのが理解され
るであろう。
ゲート１９の出力はフリップフロップ１５．１６のリセ
ット端子に加えられるので、該フリップフロップ１５．
１６の出力ＳＯ〜Ｓ１５は全てＬレベルになる。このこ
とは全加算器１１〜１４の加算入力の一方が“０”にな
ったことを意味し、全加算器１１〜１４の出力のうち全
加算器１４の出力は０″になる。従って、ＡＮＤゲート
１７の出力もＬレベルになり、次のクロックＣＬＫの立
上りでＤフリップフコツブ１８の端子ＱはＬレベルに、
向はＨレベルにもどる。結果としてＤフリップフロップ
１８の出力ＦＯとして正極性のパルスが１個出力された
ことになる。Ｄフリップフロップ１５．１６は今述べた
とおり出力が“０”の状態にもどっているので、以上述
べた動作が繰り返され、出力ＦＯとしてＤフリップフロ
ップ１８の端子Ｑからパルス列が発生するのが理解され
るであろう。
しかも、以上の説明から理解されるように、Ｄフリップ
フコツブ１５．１６の出力値の時間に対する上昇率は、
入力データＤＯ−Ｄｌｌの値と比例関係にあり、従って
全加算器１４の出力が一定値に達するまでの時間は、入
力データＤＯ〜Ｄ１１の値と逆比例関係になり、その時
間は、即ち、パルス間隔であるから、パルス出力の周波
数は、入力データＤｏ−ＤｌｌＯ値と比例することにな
る。
フコツブ１５．１６の出力値の時間に対する上昇率は、
入力データＤＯ−Ｄｌｌの値と比例関係にあり、従って
全加算器１４の出力が一定値に達するまでの時間は、入
力データＤＯ〜Ｄ１１の値と逆比例関係になり、その時
間は、即ち、パルス間隔であるから、パルス出力の周波
数は、入力データＤｏ−ＤｌｌＯ値と比例することにな
る。
即ち、本実施例の構成によれば、入力データに比例する
周波数のパルスジェネレータが得られるわけである。し
かもその構成から明らかなように、本実施例装置は、デ
ィジタルＩＣのみから構成さ １れて
おり、単一電源で働き、調整が不要、かつ安価であると
いう特徴を有している。
周波数のパルスジェネレータが得られるわけである。し
かもその構成から明らかなように、本実施例装置は、デ
ィジタルＩＣのみから構成さ １れて
おり、単一電源で働き、調整が不要、かつ安価であると
いう特徴を有している。
なお、上記実施例では全加算器とＤフリップフロップと
でデジタル積分器を構成したが、Ｄフリップフロップの
代わりにこれに相当する機能を有するレジスタ類を用い
て構成してもよい。
でデジタル積分器を構成したが、Ｄフリップフロップの
代わりにこれに相当する機能を有するレジスタ類を用い
て構成してもよい。
また上記実施例では全加算器のキャリーの加算値が所定
値に達したことをジャンパ線とＡＮＤ回路により検出し
たが、これは比較器で検出するように構成してもよく、
上記実施例と同様の効果を奏する。
値に達したことをジャンパ線とＡＮＤ回路により検出し
たが、これは比較器で検出するように構成してもよく、
上記実施例と同様の効果を奏する。
以上のように、この発明に係るパルスジェネレータによ
れば、入力データをデジタル的に積分し、該積分値が所
定値に達する毎にパルスを発生するよう回路を構成した
ので、デジタル入力に比例する周波数のパルスが得られ
、単一電源で動作し、調整不要でしかも比較的簡単な構
成のものを安価に提供できる効果がある。
れば、入力データをデジタル的に積分し、該積分値が所
定値に達する毎にパルスを発生するよう回路を構成した
ので、デジタル入力に比例する周波数のパルスが得られ
、単一電源で動作し、調整不要でしかも比較的簡単な構
成のものを安価に提供できる効果がある。
第１図は従来のパルスジェネレータの回路図、第２図は
本発明の一実施例によるパルスジェネレータの回路図で
ある。 ２０・・・デジタル積分器、１１〜１４・・・全加算器
、１５．１６・・・Ｄフリップフロップ、３０゛・・・
パルス発生手段、Ｗ１〜Ｗ４・・・ジャンパ線、１７・
・・ＡＮＤ回路、１８・・・Ｄフリップフロップ、１９
・・・ＡＮＤ回路。
本発明の一実施例によるパルスジェネレータの回路図で
ある。 ２０・・・デジタル積分器、１１〜１４・・・全加算器
、１５．１６・・・Ｄフリップフロップ、３０゛・・・
パルス発生手段、Ｗ１〜Ｗ４・・・ジャンパ線、１７・
・・ＡＮＤ回路、１８・・・Ｄフリップフロップ、１９
・・・ＡＮＤ回路。
Claims (1)
- （１）全加算器及びＤフリップフロップを備え外部から
入力されるデジタル値をクロック毎に積分するデジタル
積分器と、該積分器の積分値が所定値に達する毎にパル
スを発生しかつ該積分器をリセットするパルス発生手段
とを備え、上記入力ディジタル値の大きさに比例した発
振周波数を出力することを特徴とするパルスジェネレー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14081084A JPS6119224A (ja) | 1984-07-05 | 1984-07-05 | パルスジエネレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14081084A JPS6119224A (ja) | 1984-07-05 | 1984-07-05 | パルスジエネレ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6119224A true JPS6119224A (ja) | 1986-01-28 |
Family
ID=15277264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14081084A Pending JPS6119224A (ja) | 1984-07-05 | 1984-07-05 | パルスジエネレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6119224A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100351637B1 (ko) * | 1999-04-22 | 2002-09-10 | 동서유지 주식회사 | 유지방 및 유청단백질이 함유된 콤파운드 타입의 휘핑크림 조성물 |
-
1984
- 1984-07-05 JP JP14081084A patent/JPS6119224A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100351637B1 (ko) * | 1999-04-22 | 2002-09-10 | 동서유지 주식회사 | 유지방 및 유청단백질이 함유된 콤파운드 타입의 휘핑크림 조성물 |
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