JPS61192582A - インクジエツト記録装置 - Google Patents
インクジエツト記録装置Info
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- JPS61192582A JPS61192582A JP60032704A JP3270485A JPS61192582A JP S61192582 A JPS61192582 A JP S61192582A JP 60032704 A JP60032704 A JP 60032704A JP 3270485 A JP3270485 A JP 3270485A JP S61192582 A JPS61192582 A JP S61192582A
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J29/00—Details of, or accessories for, typewriters or selective printing mechanisms not otherwise provided for
- B41J29/38—Drives, motors, controls or automatic cut-off devices for the entire printing mechanism
Landscapes
- Ink Jet (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明に、インクジェット記録装置が印字する情報群を
外部装置との間で授受する伝送手段に係り、特にインク
ジェット記録装置の受信制御に関する。
外部装置との間で授受する伝送手段に係り、特にインク
ジェット記録装置の受信制御に関する。
近年、情報の伝送手段として、伝送回線数の低減を計る
九めシリアル伝送が多く用いられており、シリアル伝送
専用ＬＳＩが市場に多種類用ている。
九めシリアル伝送が多く用いられており、シリアル伝送
専用ＬＳＩが市場に多種類用ている。
これらのＬＳＩに共通にしていることｄ、ＬＳＩ内部の
送信用および受信用バッファがそれぞれ２個ある２重バ
ッファ方式を採用していることである。２１バッファ方
式の目的は、送信側および受信側のＣＰ ＴＪの負荷を
軽減し、情報の授受を円滑に行うためである。
送信用および受信用バッファがそれぞれ２個ある２重バ
ッファ方式を採用していることである。２１バッファ方
式の目的は、送信側および受信側のＣＰ ＴＪの負荷を
軽減し、情報の授受を円滑に行うためである。
情報の伝送を行う場合、受信側は送信側からの送信要求
を確認後、受信に専念するのが一般的であり、前述の２
重バッファ方式を有効に利用してＣＰＵの処理速度の限
界に近い速度での情報の伝送を可能にしている。これに
受信側が送信側からの伝送情報の受信に専念できる丸め
可能となるものである。
を確認後、受信に専念するのが一般的であり、前述の２
重バッファ方式を有効に利用してＣＰＵの処理速度の限
界に近い速度での情報の伝送を可能にしている。これに
受信側が送信側からの伝送情報の受信に専念できる丸め
可能となるものである。
しかしインクジェット記録装置では、インク粒子作成状
況の管理、インク濃度の管理、装置各部署での異常の有
無確認等を一定周期毎に処理、実行する必要があり、外
部ＣＰ Ｕからの情報（印字データ）を受信する場合で
も、一定周期毎に前記の各処理を行う九め、受信に専念
できない。これにより、インクジェット記録装置が外部
ＣＰ Ｕからの情報（印字データ）を受信する場合の受
信速度（伝送速度）に限界が生じることになる。即ちイ
ンクジェット記録装置のＣＰ Ｔｌが装置内部の制御処
理を行っている時間中に、伝送専用Ｉ、８１の２個の受
信バッファに外部ＣＰ ＴＪからの情報（印字データ）
が格納完了しないような伝送速度とする必要がある。伝
送専用Ｌ８Ｉの２個の受信バッファに外部ＣＰＵからの
情報（印字データ）が格納完了すると、伝送専用ＬＳＩ
からインクジェット記録装置のＣＰＵＫ対し、エラーメ
ツセージの割込が発生し、情報の伝送に支障の６つ九こ
とを知らす、以降の伝送が無意味になる。
況の管理、インク濃度の管理、装置各部署での異常の有
無確認等を一定周期毎に処理、実行する必要があり、外
部ＣＰ Ｕからの情報（印字データ）を受信する場合で
も、一定周期毎に前記の各処理を行う九め、受信に専念
できない。これにより、インクジェット記録装置が外部
ＣＰ Ｕからの情報（印字データ）を受信する場合の受
信速度（伝送速度）に限界が生じることになる。即ちイ
ンクジェット記録装置のＣＰ Ｔｌが装置内部の制御処
理を行っている時間中に、伝送専用Ｉ、８１の２個の受
信バッファに外部ＣＰ ＴＪからの情報（印字データ）
が格納完了しないような伝送速度とする必要がある。伝
送専用Ｌ８Ｉの２個の受信バッファに外部ＣＰＵからの
情報（印字データ）が格納完了すると、伝送専用ＬＳＩ
からインクジェット記録装置のＣＰＵＫ対し、エラーメ
ツセージの割込が発生し、情報の伝送に支障の６つ九こ
とを知らす、以降の伝送が無意味になる。
シリアル伝送専用ＬＳＩの２重バッファ方式についてハ
、「改訂コンピュータ・データ通信技術」ジョンＥ、マ
クナマラ著、渡部弘之訳、昭和５８年７月１５日発行の
付録Ｃ（汎用非同期式送／受信器）に記載されている。
、「改訂コンピュータ・データ通信技術」ジョンＥ、マ
クナマラ著、渡部弘之訳、昭和５８年７月１５日発行の
付録Ｃ（汎用非同期式送／受信器）に記載されている。
ま念インクジェット記録装置の一定周期毎の内部制御の
一例としてに、特公昭５８−２４２７７号がある。
一例としてに、特公昭５８−２４２７７号がある。
本発明の目的に、送信側から見比場合のインクジェット
記録装置への伝送速度限界を高め、高速伝送可能なイン
クジェット記録装置を提供することである。
記録装置への伝送速度限界を高め、高速伝送可能なイン
クジェット記録装置を提供することである。
本発明の背景の項で述べた如く、インクジェット記録装
置では、外部ＣＰ Ｕからの情報を受信する場合でも、
インクジェット記録装置内部の管理を一定周期毎に行う
必要がある。この内部管理を処理する時間分だけ、伝送
専用ＬＳＩの受信バッファに情報を格納する時間遅れを
持次せれば、伝送専用ＬＳＩの２個のバッファが満杯に
なることはなく、情報の伝送に支障が生じなくなると考
えられる。
置では、外部ＣＰ Ｕからの情報を受信する場合でも、
インクジェット記録装置内部の管理を一定周期毎に行う
必要がある。この内部管理を処理する時間分だけ、伝送
専用ＬＳＩの受信バッファに情報を格納する時間遅れを
持次せれば、伝送専用ＬＳＩの２個のバッファが満杯に
なることはなく、情報の伝送に支障が生じなくなると考
えられる。
本発明は、上記時間遅れを持九せる念めに、伝送専用Ｌ
ＳＩの受信バッファの前段に、バッファ回路を設け、受
信バッファを拡張するのと同じ効果を得る「多重バッフ
ァ方式」を提案するものである。
ＳＩの受信バッファの前段に、バッファ回路を設け、受
信バッファを拡張するのと同じ効果を得る「多重バッフ
ァ方式」を提案するものである。
更にインクジェットｉＩＰ！鎌装置が装置内部管理の処
理中と非処理中とで伝送専用ＬＳＩおよび前記バッファ
回路の受信速度を変化させ、伝送専用ＬＳＩの２個のバ
ッファが満杯になるのを防止する。
理中と非処理中とで伝送専用ＬＳＩおよび前記バッファ
回路の受信速度を変化させ、伝送専用ＬＳＩの２個のバ
ッファが満杯になるのを防止する。
本発明の一実施例を第１図によシ説明する。
ＣＰ ＴＪ １は、パスラインを介してＲＯＭ２゜ＲＡ
Ｍ３からプログラムおよびデータを読み出し実行するユ
ニットである。ＲＯＭ２Ｈ読出専用メモリ、ＲＡＭ３ｔ
１！読書き可能なメモリである。
Ｍ３からプログラムおよびデータを読み出し実行するユ
ニットである。ＲＯＭ２Ｈ読出専用メモリ、ＲＡＭ３ｔ
１！読書き可能なメモリである。
ＰＩＡ４ｉインクジェット記碌装置記録の状態をＣＰ
ＴＪ １に報告する友めの入出力素子で６る。
ＴＪ １に報告する友めの入出力素子で６る。
ＣＰＵＩＨＰＩＡ４の各信号を一定周期毎に取り込み、
インク粒子作成状況の管理、インク濃度の管理、装置各
部の異常チェック等の内部処理を行うと共に、伝送専用
ＬＳＩ（以下Ｕ Ａ Ｒ，Ｔという）５を介して外部Ｃ
Ｐ Ｕと印字データの授受を行う。
インク粒子作成状況の管理、インク濃度の管理、装置各
部の異常チェック等の内部処理を行うと共に、伝送専用
ＬＳＩ（以下Ｕ Ａ Ｒ，Ｔという）５を介して外部Ｃ
Ｐ Ｕと印字データの授受を行う。
ＵＡＲＴ５Ｈ前述の如く内部に２個の受信バッファ６．
７を持つ２重バッファ構造となっている。
７を持つ２重バッファ構造となっている。
外部バッファ８，９，１０はｒＪＡＲ，Ｔ５の受信バッ
ファ６．７を拡張するものである。外部バッファ１０か
ら外部バッファ９へに並列伝送、外部バッファ９から外
部バッファ８へに直列伝送により外部ＣＰ Ｕからの印
字データをＯＡＲ，Ｔ５に伝送する。発振回路１１はＴ
Ｊ入Ｒ’Ｉ’５．外部バッファ８．９．１０へ供給する
基本クロックＣＰＯを発生する。分周回路１２，１３．
１４ｒｊ：基本クロックＣＰＯがらそれぞれ設定され九
分周比率のクロックＣＰＩ、ＣＰ２．ＣＰ３を作成する
丸めにあり、分周回路１２．１３Ｈ固定分周比率９分周
回路１４は可変分周比率となっている。分周回路１４の
分局比率を可変にする理由の詳細は後述する。
ファ６．７を拡張するものである。外部バッファ１０か
ら外部バッファ９へに並列伝送、外部バッファ９から外
部バッファ８へに直列伝送により外部ＣＰ Ｕからの印
字データをＯＡＲ，Ｔ５に伝送する。発振回路１１はＴ
Ｊ入Ｒ’Ｉ’５．外部バッファ８．９．１０へ供給する
基本クロックＣＰＯを発生する。分周回路１２，１３．
１４ｒｊ：基本クロックＣＰＯがらそれぞれ設定され九
分周比率のクロックＣＰＩ、ＣＰ２．ＣＰ３を作成する
丸めにあり、分周回路１２．１３Ｈ固定分周比率９分周
回路１４は可変分周比率となっている。分周回路１４の
分局比率を可変にする理由の詳細は後述する。
タイマー回路１５に、外部ＣＰ Ｎからの印字データの
先頭の立下り（第３図に示すスタートビット）ｔ−検出
して、ある設定された時間だけ出力をＯＮとする回路で
あり、０８時間に、第３図に示すデータフォーマットお
よび伝送速度により設定される。ＡＮＤ回路１６にはタ
イマー回路１５の出力Ｔおよび分周回路１２の出力ＣＰ
３が入力され、その出力ＣＰ３１ｊ：外部バッファ１０
に入力される。このＡＮＤ回路１６の役目ｉ ＣＰ Ｕ
からの印字データの１単位（１データフオーマツト）を
外部バッファ１０が取り込むためのクロックパルスＣＰ
ａＡを供給することであり、タイマー回路１５の出力Ｔ
がＯＦＦすれば、クロックパルスＣＰａＡの供給を停止
させる。
先頭の立下り（第３図に示すスタートビット）ｔ−検出
して、ある設定された時間だけ出力をＯＮとする回路で
あり、０８時間に、第３図に示すデータフォーマットお
よび伝送速度により設定される。ＡＮＤ回路１６にはタ
イマー回路１５の出力Ｔおよび分周回路１２の出力ＣＰ
３が入力され、その出力ＣＰ３１ｊ：外部バッファ１０
に入力される。このＡＮＤ回路１６の役目ｉ ＣＰ Ｕ
からの印字データの１単位（１データフオーマツト）を
外部バッファ１０が取り込むためのクロックパルスＣＰ
ａＡを供給することであり、タイマー回路１５の出力Ｔ
がＯＦＦすれば、クロックパルスＣＰａＡの供給を停止
させる。
ＵＡＲＴＳ＆！分周回路１４からのクロックパルスＣＰ
Ｉを基準として外部バッファ８からの印字データを受信
バッファ６内に取込む。第２図にそのタイムチャートを
示す。ＴＪ４Ｒ，Ｔｓａ印字データ信号の立下り（スタ
ートビット）を検出すると、その時点から基本クロック
ＣＰＩのカウントを開始し、一般的には８クロツク目の
立下シで印字データ信号のレベル（ＨまたはＬ）を確認
して、以降１６クロツク毎に印字データ信号を確認しな
がら取込みを実行する。シリアル伝送で用いられる伝送
データのフォーマットの一例を第３図に示す。
Ｉを基準として外部バッファ８からの印字データを受信
バッファ６内に取込む。第２図にそのタイムチャートを
示す。ＴＪ４Ｒ，Ｔｓａ印字データ信号の立下り（スタ
ートビット）を検出すると、その時点から基本クロック
ＣＰＩのカウントを開始し、一般的には８クロツク目の
立下シで印字データ信号のレベル（ＨまたはＬ）を確認
して、以降１６クロツク毎に印字データ信号を確認しな
がら取込みを実行する。シリアル伝送で用いられる伝送
データのフォーマットの一例を第３図に示す。
伝送テークは先頭にスタートビット（Ｌレベル）、最後
にストップビット（Ｈレベル）があす、ソノ間にデータ
ビット、パリティビットが設置される。
にストップビット（Ｈレベル）があす、ソノ間にデータ
ビット、パリティビットが設置される。
前記の如くスタートビットｔ−ｆＬンベル、ストップビ
ットはＨレベルであるため、ＵＡＲＴ５［印字データ信
号が外部ＣＰ Ｕから伝送され几ことを印字データ信号
の立下りで認知できるようになっている。また第３図に
示すデータフォーマットの各ビットは＠２図に示す基本
クロックＣＰＩの１６倍の周期で構成されるのが一般的
であり、前記の如＜ＯＡＲ，Ｔ５基本クロックＣＰＩの
８クロツク目ま九は１６クロツク目で印字データ信号の
レベルを確認し、取込みを行うのは、上記理由に基づ〈
。
ットはＨレベルであるため、ＵＡＲＴ５［印字データ信
号が外部ＣＰ Ｕから伝送され几ことを印字データ信号
の立下りで認知できるようになっている。また第３図に
示すデータフォーマットの各ビットは＠２図に示す基本
クロックＣＰＩの１６倍の周期で構成されるのが一般的
であり、前記の如＜ＯＡＲ，Ｔ５基本クロックＣＰＩの
８クロツク目ま九は１６クロツク目で印字データ信号の
レベルを確認し、取込みを行うのは、上記理由に基づ〈
。
次に外部ＣＰ Ｕからの印字データ信号をＵＡＲＴ５が
受信するまでの過程（各回路の動作）について説明する
。
受信するまでの過程（各回路の動作）について説明する
。
外部ＣＰ Ｕから印字データ信号が発せられると、前記
の如く印字データ信号の先頭（立下り）をタイマー回路
１５が検出し、ある設定され九時間だけその出力ＴをＯ
Ｎとし、ＡＮＤ回路１６の入力端子に出力Ｔが入力され
る。ＡＮＤ回路１６の他の入力端子には発振回路１１か
らの基本クロックＣＰＯが、また分周回路１２を経てク
ロックＣＰ３が入力されている。ＡＮＤ回路１６は前記
タイマー回路１５の出力ＴがＯＮＬ、ている間だけ分周
回路１２からのクロックＣＰ３を外部バッファ１０ヘク
ロツクＣＰａＡとして出力する九め、外部バッファ１（
ＩそのクロックＣＰａＡに従って外部ＣＰ Ｔｌからの
印字データ信号を内部に取込む。タイマー回路１５の出
力Ｔの０８時間は、前記の如く、データフォーマットお
よび伝送速度により設定され印字データ信号の１単位、
すなわち第３図に示すスタートビットからストップビッ
トまでを外部バッファ１０が取込む間ＯＮしているよう
設定される。従って外部ＣＰ ＴＴから第２番目の印字
データ信号が発せられ九時、タイマー回路１５は再び動
作を開始し、上記と同一過程を経て第２番目の印字デー
タ信号を外部バッファ１０に取込む。
の如く印字データ信号の先頭（立下り）をタイマー回路
１５が検出し、ある設定され九時間だけその出力ＴをＯ
Ｎとし、ＡＮＤ回路１６の入力端子に出力Ｔが入力され
る。ＡＮＤ回路１６の他の入力端子には発振回路１１か
らの基本クロックＣＰＯが、また分周回路１２を経てク
ロックＣＰ３が入力されている。ＡＮＤ回路１６は前記
タイマー回路１５の出力ＴがＯＮＬ、ている間だけ分周
回路１２からのクロックＣＰ３を外部バッファ１０ヘク
ロツクＣＰａＡとして出力する九め、外部バッファ１（
ＩそのクロックＣＰａＡに従って外部ＣＰ Ｔｌからの
印字データ信号を内部に取込む。タイマー回路１５の出
力Ｔの０８時間は、前記の如く、データフォーマットお
よび伝送速度により設定され印字データ信号の１単位、
すなわち第３図に示すスタートビットからストップビッ
トまでを外部バッファ１０が取込む間ＯＮしているよう
設定される。従って外部ＣＰ ＴＴから第２番目の印字
データ信号が発せられ九時、タイマー回路１５は再び動
作を開始し、上記と同一過程を経て第２番目の印字デー
タ信号を外部バッファ１０に取込む。
外部バッファ１０に印字データ信号の取込みが完了する
と、タイマー回路１５の出力ＴがＯＦＦとなり、そのタ
イミングと同期して、外部バッファ１０から外部バッフ
ァ９への印字データ信号の並列伝送が実行される。外部
バッファ９が外部バッファ１０からの印、字データ信号
を取込む次めの信号は前記タイマー回路の出力Ｔｔ−使
用し、出力ＴがＯＦＦとなるタイミングで前記並列伝送
を行うようにしている。
と、タイマー回路１５の出力ＴがＯＦＦとなり、そのタ
イミングと同期して、外部バッファ１０から外部バッフ
ァ９への印字データ信号の並列伝送が実行される。外部
バッファ９が外部バッファ１０からの印、字データ信号
を取込む次めの信号は前記タイマー回路の出力Ｔｔ−使
用し、出力ＴがＯＦＦとなるタイミングで前記並列伝送
を行うようにしている。
外部バッファ９に取込んだ印字データ信号は、分周回路
１３からの出力クロックＣＰ２に従い、外部バッファ８
に直列伝送される。
１３からの出力クロックＣＰ２に従い、外部バッファ８
に直列伝送される。
以上述ぺ九動作をまとめると、外部ＣＰ Ｕからの印字
データ信号にタイマー回路１５により、１データフォー
マット単位に分割して外部バッファ１０に取込まれ、外
部バッファ９外部バッファＢｒＪＡＲＴ５へと伝送され
る。
データ信号にタイマー回路１５により、１データフォー
マット単位に分割して外部バッファ１０に取込まれ、外
部バッファ９外部バッファＢｒＪＡＲＴ５へと伝送され
る。
次にインクジェット記録装置の内部処理と、印字データ
信号（伝送データ）の伝送速度との関係について、第４
図、第５図により説明する。第４図はインクジェット記
録装置の内部処理時間Ｔｚく対し、伝送データの伝送時
間Ｔ３が長い場合を示す。第４図に示す条件の場合、外
部ＣＰ Ｕからの伝送データをＵＡＲＴ５の受信バッフ
ァ６が受の取込みが完了していなければ、受信を継続す
る究め何ら問題は生じない。また、インクジェット記録
装置の内部処理中にＵＡＲＴ５の受信バッファ６に外部
ｃ ｐ Ｕからの伝送データの取込みを完了し穴場合で
も、伝送データｄＵＡＲ，Ｔ５の受信バッファ６から受
信バッファ７へ自動伝送され、受信バッファ６は空とな
るため第２番目の伝送デ、−夕を受信できるようになっ
ている。第４図に示す条件でに、第２番目の伝送データ
をｒＪＡ凡Ｔ５の受信バッファ６が取込み完了するまで
に、インクジェット記録装置の内部処理が実行完了する
ため、ＵＡＲＴ５の受信バッファ６．７の両者が満杯に
なることになく、前述のオーバーランエラーが発生する
ことはない。従って第４図に示す条件では、外部ＣＰ
Ｕからの伝送データの取込みはＵＡＲＴ５の２重バッフ
ァ構造を有効に利用でき、インクジェット記録装置の内
部処理に支障を期たす事なく伝送データの取込みができ
る。
信号（伝送データ）の伝送速度との関係について、第４
図、第５図により説明する。第４図はインクジェット記
録装置の内部処理時間Ｔｚく対し、伝送データの伝送時
間Ｔ３が長い場合を示す。第４図に示す条件の場合、外
部ＣＰ Ｕからの伝送データをＵＡＲＴ５の受信バッフ
ァ６が受の取込みが完了していなければ、受信を継続す
る究め何ら問題は生じない。また、インクジェット記録
装置の内部処理中にＵＡＲＴ５の受信バッファ６に外部
ｃ ｐ Ｕからの伝送データの取込みを完了し穴場合で
も、伝送データｄＵＡＲ，Ｔ５の受信バッファ６から受
信バッファ７へ自動伝送され、受信バッファ６は空とな
るため第２番目の伝送デ、−夕を受信できるようになっ
ている。第４図に示す条件でに、第２番目の伝送データ
をｒＪＡ凡Ｔ５の受信バッファ６が取込み完了するまで
に、インクジェット記録装置の内部処理が実行完了する
ため、ＵＡＲＴ５の受信バッファ６．７の両者が満杯に
なることになく、前述のオーバーランエラーが発生する
ことはない。従って第４図に示す条件では、外部ＣＰ
Ｕからの伝送データの取込みはＵＡＲＴ５の２重バッフ
ァ構造を有効に利用でき、インクジェット記録装置の内
部処理に支障を期たす事なく伝送データの取込みができ
る。
しかし、第５図に示すように、インクジェット記録装置
の内部処理時間Ｔ意に対し、伝送データの伝送速度が速
く、特に、内部処理時間Ｔ２内に、外部ＣＰ Ｕから伝
送データが２単位以上伝送される場合、ＴＪｘＲＴｓの
受信バッファ６．７の両者が満杯になる九め、前述のオ
ーバー之ンエラーが発生し、外部ＣＰＩＪとの伝送デー
タ授受に支障を来すことになる。
の内部処理時間Ｔ意に対し、伝送データの伝送速度が速
く、特に、内部処理時間Ｔ２内に、外部ＣＰ Ｕから伝
送データが２単位以上伝送される場合、ＴＪｘＲＴｓの
受信バッファ６．７の両者が満杯になる九め、前述のオ
ーバー之ンエラーが発生し、外部ＣＰＩＪとの伝送デー
タ授受に支障を来すことになる。
第６図は第４図に示す条件の場合のＵＡＲＴ５の受信バ
ッファ６．７の伝送データ取込状況を示し、ｆＩＩｃ７
図は第５図に示す条件の場合のＵＡＲＴ５の受信バッフ
ァ６．７の伝送データ取込状況を示す。
ッファ６．７の伝送データ取込状況を示し、ｆＩＩｃ７
図は第５図に示す条件の場合のＵＡＲＴ５の受信バッフ
ァ６．７の伝送データ取込状況を示す。
本発明でに第５図に示す条件でも、伝送データ授受を円
滑（行えるように、インクジェット記録装置の内部処理
の実行中と非実行中とでＵＡＲＴ５の受信速度を変化さ
せるようにし友ものである。
滑（行えるように、インクジェット記録装置の内部処理
の実行中と非実行中とでＵＡＲＴ５の受信速度を変化さ
せるようにし友ものである。
以下その動作を説明する。
外Ｗ１５ＣＰＵがらの伝送データをＵＡＴＬＴ５が受信
するまでの過程は既に述べ九ので略し、ここでしである
。
するまでの過程は既に述べ九ので略し、ここでしである
。
（１） インクジェット記録装置の内部処理実行中（
２） インクジェット記録装置の内部処理非実行中〔
ｃｐｏ：ｃｐｔ＝ｔ：ｔ ＣＰＯ：ＣＰ２＝１６： Ｉ ＣＰＯ：ＣＦ２ （ＣＰａＡ）＝３２ ： １（２）の
場合、すなわちインクジェット記録装置の内部処理が非
実行中の場合、ＣＦ２：ＣＰ３＝２＝１とした。これに
より、外部ＣＰ Ｕからの伝送データを外部バッファ１
０が取込み、外部バッファ９へ並列伝送されると、外部
ＣＰＴ７からの伝送速度の２倍の速度で外部バッファ９
→８ＵＡＲＴ５に直列伝送される。第２番目の伝送デー
タを外部バッファ１０が取込み完了し九時、第１番目の
伝送データＨ１ＵＡＲ，Ｔ５の受信バッファ６内に伝送
完了することになる。第８図の墓１〜４４にその状況を
示す。すなわち、インクジェット記録装置の内部処理が
非実行中の場合、本発明による外部バッファ８，９．１
０への伝送データ取込みによる伝送時間遅れを抑制する
定め、伝送速度に差を持たせるようにしである。
２） インクジェット記録装置の内部処理非実行中〔
ｃｐｏ：ｃｐｔ＝ｔ：ｔ ＣＰＯ：ＣＰ２＝１６： Ｉ ＣＰＯ：ＣＦ２ （ＣＰａＡ）＝３２ ： １（２）の
場合、すなわちインクジェット記録装置の内部処理が非
実行中の場合、ＣＦ２：ＣＰ３＝２＝１とした。これに
より、外部ＣＰ Ｕからの伝送データを外部バッファ１
０が取込み、外部バッファ９へ並列伝送されると、外部
ＣＰＴ７からの伝送速度の２倍の速度で外部バッファ９
→８ＵＡＲＴ５に直列伝送される。第２番目の伝送デー
タを外部バッファ１０が取込み完了し九時、第１番目の
伝送データＨ１ＵＡＲ，Ｔ５の受信バッファ６内に伝送
完了することになる。第８図の墓１〜４４にその状況を
示す。すなわち、インクジェット記録装置の内部処理が
非実行中の場合、本発明による外部バッファ８，９．１
０への伝送データ取込みによる伝送時間遅れを抑制する
定め、伝送速度に差を持たせるようにしである。
次に上記（１）の場合、すなわちインクジェット記録装
置の内部処理が実行中の場合、ＣＦ２：ＣＰ３＝１：１
とすると、外部ＣＰ Ｕからの伝送データ全外部バッフ
ァ８．９に外部ＣＰ Ｕからの伝送速度と同じ速度で順
次直列伝送し、ＵＡ几′ｒ５の受信バッファ６．７が満
杯にならないよう時間遅れを持たせ、前記オーバーラン
エラーの発生を防止する。第８図の４５〜４８に示す各
バッファのブロック図は、インクジェット記録装置の内
部処理の実行開始と、ｒＪＡＲＴ５からのデータ取込要
求が同時に発生し九最悪のケースを示す。第８図の点線
で囲んだ部分が本発明による外部バッファ８゜９．１０
の効果を示し、インクジェット記録装置の内部処理実行
中でも、Ｕｌ（、’ｒ５の受信バッファ６．７が満杯に
なることはなく、従ってオーバーランエラーの発生もな
い。これにより、第５図に示す条件の場合でも、外部Ｃ
ＰＵからの伝送データを円滑に授受できる。インクジェ
ット記録装置の内部処理の実行を開始し比か否かＨ１Ｐ
ＩＡ４のＩＲＱ信号により検出可能であり、このＩＲ，
Ｑ信号を分周回路１４に取込み、分局比率の切替えすな
わち伝送速度の切替えを行う。
置の内部処理が実行中の場合、ＣＦ２：ＣＰ３＝１：１
とすると、外部ＣＰ Ｕからの伝送データ全外部バッフ
ァ８．９に外部ＣＰ Ｕからの伝送速度と同じ速度で順
次直列伝送し、ＵＡ几′ｒ５の受信バッファ６．７が満
杯にならないよう時間遅れを持たせ、前記オーバーラン
エラーの発生を防止する。第８図の４５〜４８に示す各
バッファのブロック図は、インクジェット記録装置の内
部処理の実行開始と、ｒＪＡＲＴ５からのデータ取込要
求が同時に発生し九最悪のケースを示す。第８図の点線
で囲んだ部分が本発明による外部バッファ８゜９．１０
の効果を示し、インクジェット記録装置の内部処理実行
中でも、Ｕｌ（、’ｒ５の受信バッファ６．７が満杯に
なることはなく、従ってオーバーランエラーの発生もな
い。これにより、第５図に示す条件の場合でも、外部Ｃ
ＰＵからの伝送データを円滑に授受できる。インクジェ
ット記録装置の内部処理の実行を開始し比か否かＨ１Ｐ
ＩＡ４のＩＲＱ信号により検出可能であり、このＩＲ，
Ｑ信号を分周回路１４に取込み、分局比率の切替えすな
わち伝送速度の切替えを行う。
本発明の外部バッファ８，９．１０の動作お上び伝送速
度切替の上記動作をまとめると次のようになる。
度切替の上記動作をまとめると次のようになる。
（１）インクジェット記録装置の内部処理が非実行中の
場合、ＣＰ ＴｙｌはＵＡＲ，Ｔ５からのデータ取込要
求に即対応でき、外部ＣＰ Ｔｉからの伝送データを早
＜ｔＪ４ＲＴｓに伝送する九め、外部バッファ８．９間
の直列伝送速度を外部ＣＰ Ｕからの伝送速度の２倍に
設定する。
場合、ＣＰ ＴｙｌはＵＡＲ，Ｔ５からのデータ取込要
求に即対応でき、外部ＣＰ Ｔｉからの伝送データを早
＜ｔＪ４ＲＴｓに伝送する九め、外部バッファ８．９間
の直列伝送速度を外部ＣＰ Ｕからの伝送速度の２倍に
設定する。
（２）インクジェット記録装置の内部処理が実行中の場
合、ＣＰ Ｕ １にＵＡ几Ｔ５からのデータ取込要求に
対応で鳶ない究め、外部ＣＰＵからの伝送データを外部
バッファ８．９に、外部ＣＰ Ｕからの伝送速度と同じ
速度で順次直列伝送して、ＴＪ／ＬＲ，Ｔ５の受信バッ
ファ６．７が満杯になるのを防止する。
合、ＣＰ Ｕ １にＵＡ几Ｔ５からのデータ取込要求に
対応で鳶ない究め、外部ＣＰＵからの伝送データを外部
バッファ８．９に、外部ＣＰ Ｕからの伝送速度と同じ
速度で順次直列伝送して、ＴＪ／ＬＲ，Ｔ５の受信バッ
ファ６．７が満杯になるのを防止する。
本発明によれば、インクジェット記録装置が有する固有
の制御、すなわちインクジェット記録装置がインク粒子
作成状況の管理、インク濃度の管理、残置各部署での異
常の有無確認等の内部処理を実行中に、外部ＣＰ Ｕか
らの印字データが２単位以上伝送されても、印字データ
授受に支障を来すことになく、送信側から見たインクジ
ェット記録装置への伝送速度を高めることができ、高速
伝送に対応できる。
の制御、すなわちインクジェット記録装置がインク粒子
作成状況の管理、インク濃度の管理、残置各部署での異
常の有無確認等の内部処理を実行中に、外部ＣＰ Ｕか
らの印字データが２単位以上伝送されても、印字データ
授受に支障を来すことになく、送信側から見たインクジ
ェット記録装置への伝送速度を高めることができ、高速
伝送に対応できる。
また、本発明によれば、伝送制御専用のＣＰＵを増設す
る必要がなく、プログラムの複雑化を防止できる。本発
明の外部バッファや分周回路の制御に全てハードで対応
でへる九め、インクジェット記録装置のＣＰＵで処理増
加は皆無である。
る必要がなく、プログラムの複雑化を防止できる。本発
明の外部バッファや分周回路の制御に全てハードで対応
でへる九め、インクジェット記録装置のＣＰＵで処理増
加は皆無である。
第１図は本発明によるインクジェット記録装置内部のブ
ロック図、第２図ＨＵＡＲ，Ｔの受信制御のタイムチャ
ート、第３図にシリアル伝送で用いられるデータフォー
マットの一例を示す図、第４図、第５図にインクジェッ
ト記録装置の内部処理時間と伝送データの伝送速度との
関係を示す図、第６図、第７図はＵＡＲＴ内の受信バッ
ファのデータ取込み状況を示す図、第８図は本発明によ
るＵＡＲＴ内の受信バッファおよび外部バッファのデー
タ取込状況を示す図である。 １・・・ＣＰＵ、２・・・ＲＯＭ、３・・・ＲＡＭ、４
・・・Ｐｌ。 ５・・・伝送用ＬＳＩ （ＵλＲＴ）、６・・・受信バ
ッファ（ＵＡＲ，Ｔ内）、７・・・受信バッファ（ＵＡ
ＲＴ内χ８．９．１０・・・外部バッファ、１１・・・
発振回路、１２．１３．１４・・・分局回路、１５・・
・タイマー回第１図 ＩＩ ／Ｚ 第２図 ｆＪ３０ ′！Ｊ６図 第７０ 第８０
ロック図、第２図ＨＵＡＲ，Ｔの受信制御のタイムチャ
ート、第３図にシリアル伝送で用いられるデータフォー
マットの一例を示す図、第４図、第５図にインクジェッ
ト記録装置の内部処理時間と伝送データの伝送速度との
関係を示す図、第６図、第７図はＵＡＲＴ内の受信バッ
ファのデータ取込み状況を示す図、第８図は本発明によ
るＵＡＲＴ内の受信バッファおよび外部バッファのデー
タ取込状況を示す図である。 １・・・ＣＰＵ、２・・・ＲＯＭ、３・・・ＲＡＭ、４
・・・Ｐｌ。 ５・・・伝送用ＬＳＩ （ＵλＲＴ）、６・・・受信バ
ッファ（ＵＡＲ，Ｔ内）、７・・・受信バッファ（ＵＡ
ＲＴ内χ８．９．１０・・・外部バッファ、１１・・・
発振回路、１２．１３．１４・・・分局回路、１５・・
・タイマー回第１図 ＩＩ ／Ｚ 第２図 ｆＪ３０ ′！Ｊ６図 第７０ 第８０
Claims (1)
- 【特許請求の範囲】 １、２重バッファ方式のＵＡＲＴを介して外部と情報の
授受を行なう一方、装置内部でインク粒子作成状況等の
管理や各部署での異常の有無の確認を一定周期で処理、
実行するＣＰＵを内蔵したインクジェット記録装置にお
いて、ＵＡＲＴの受信バッファ前後に更にバッファ回路
を設け、ＣＰＵが装置内部の処理動作中にも外部からの
情報をこのバッファ回路に一時格納させ、ＵＡＲＴ内の
受信バッファが満杯になるのを避けることを特徴とする
インクジェット記録装置。 ２、特許請求の範囲第１項において、ＣＰＵが内部処理
をしているか外部との情報授受を行つているかに応じて
、ＵＡＲＴと増設されたバッファ回路が外部から受信す
る速度を変えさせるクロック回路を備えたことを特徴と
するインクジェット記録装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60032704A JPS61192582A (ja) | 1985-02-22 | 1985-02-22 | インクジエツト記録装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60032704A JPS61192582A (ja) | 1985-02-22 | 1985-02-22 | インクジエツト記録装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61192582A true JPS61192582A (ja) | 1986-08-27 |
Family
ID=12366230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60032704A Pending JPS61192582A (ja) | 1985-02-22 | 1985-02-22 | インクジエツト記録装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61192582A (ja) |
-
1985
- 1985-02-22 JP JP60032704A patent/JPS61192582A/ja active Pending
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