JPS61198770A - 化合物半導体装置の製法 - Google Patents
化合物半導体装置の製法Info
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- JPS61198770A JPS61198770A JP60039489A JP3948985A JPS61198770A JP S61198770 A JPS61198770 A JP S61198770A JP 60039489 A JP60039489 A JP 60039489A JP 3948985 A JP3948985 A JP 3948985A JP S61198770 A JPS61198770 A JP S61198770A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
Landscapes
- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、共通の半導体基板上に他部とは異る組成の混
晶領域を選択的に形成する半導体装置の製法に係わり、
共通の半導体基板上に複数種類の夫々目的に応じた特性
の素子を良好に形成して目的とする回路を構成する集積
回路を得る場合に適用して好適ならしめたものである。
晶領域を選択的に形成する半導体装置の製法に係わり、
共通の半導体基板上に複数種類の夫々目的に応じた特性
の素子を良好に形成して目的とする回路を構成する集積
回路を得る場合に適用して好適ならしめたものである。
本発明は、化合物半導体、例えばＧａＡｓ化合物半導体
基板に選択的に混晶例えばＡｆｆｉｘ Ｇａ１−ｘＡｓ
を形成するに、その混晶を構成する例えばＡｓを含む材
料層を例えばＧａＡｓ母体結晶上に被着し、これに所要
のエネルギーで高ドースをもってイオン照射を行って材
料層中の元素、例えばＧａＡｓを母体結晶に選択的注入
して此処に上述した例えばＡｊｌｘ Ｇａ１−ｘＡｓ（
ｘ＞０）混晶を形成する。
基板に選択的に混晶例えばＡｆｆｉｘ Ｇａ１−ｘＡｓ
を形成するに、その混晶を構成する例えばＡｓを含む材
料層を例えばＧａＡｓ母体結晶上に被着し、これに所要
のエネルギーで高ドースをもってイオン照射を行って材
料層中の元素、例えばＧａＡｓを母体結晶に選択的注入
して此処に上述した例えばＡｊｌｘ Ｇａ１−ｘＡｓ（
ｘ＞０）混晶を形成する。
通常一般の半導体集積回路においては、各部一様の組成
による共通の半導体基板上に各回路素子を形成するもの
であるので、全素子に関して夫々必ずしも満足する特性
が得られないものであり、また形成できる素子の制約が
大で、集積回路化できる回路構成に可成りの制約がある
。
による共通の半導体基板上に各回路素子を形成するもの
であるので、全素子に関して夫々必ずしも満足する特性
が得られないものであり、また形成できる素子の制約が
大で、集積回路化できる回路構成に可成りの制約がある
。
そこで、共通の基板として構成するも、部分的に異種め
組成による結晶領域を形成した半導体基板を構成するこ
との試みがなされんとしている。
組成による結晶領域を形成した半導体基板を構成するこ
との試みがなされんとしている。
例えば化合物半導体を用いた高速、高周波用集積回路、
特に光を用いたいわゆる光学電子回路装置において、上
述したように共通の化合物半導体基板に２次元的に異種
の混晶領域が配置形成できれば、回路構成の自由度が増
し、また機能向上など、より装置の発展が期待される。
特に光を用いたいわゆる光学電子回路装置において、上
述したように共通の化合物半導体基板に２次元的に異種
の混晶領域が配置形成できれば、回路構成の自由度が増
し、また機能向上など、より装置の発展が期待される。
第４図を参照してショットキー接合型の電界効果トラン
ジスタ（以下ＭＥＳ−Ｆｌ！Ｔという）と、ヘテロ接合
型バイポーラトランジスタ（以下ＨＢＴという）とを共
通の化合物半導体基板上において、異なる組成の混晶領
域上に形成する場合の例を説明する。この場合先ず、第
４図Ａに示すように、半絶縁性のＧａＡｓサブストレイ
ト（１）上に、ｎ型のＧａＡｓの第１の化合物半導体層
（２）、ｐ型のＧａＡｓの第２の化合物半導体層（３）
、ｎ型のＡｌＧａＡｓよりなる混晶化合物半導体層（４
）とを順次エピタキシャル成長させた半導体基板（５）
を設ける。そして、第４図Ｂに示すように半導体基板（
５）の混晶化合物半導体層（４）と第２の化合物半導体
層（３）とに渡ってその一部を選択的にエツチング除去
し此処にＭＥＳ−ＦＥＴを形成し他部にＨＢＴを形成す
る。この場合Ｍ’ＥＳ−ＦＥＴを形成する部分とＨＢＴ
を形成する部分の間にはアイソレーション用絶縁層（６
）を選択的に形成して画部分の電気的分離を行う。そし
てエツチング除去していない部分において混晶化合物半
導体層（４）に、第２の化合物半導体層（３）に至る深
さにｐ型のベース電極とり出し領域（７）を選択的に形
成し、このベース電極とり出し領域（７）が形成されて
いない部分の混晶化合物半導体層（４）によってエミッ
タ領域（８）を構成する。（９）はこのエミッタ領域（
８）とベース電極とり出し領域（７）とを電気的に分離
する絶縁層を示す。また、他部において混晶化合物半導
体層（４）と第２の化合物半導体層（３）を横切る深さ
にｎ型のコレクタ電極とり出し領域００を選択的に不純
物拡散等によって形成する。また、このコレクタ電極と
り出し領域ａΦと、ベース電極とり出し領域（７）との
間に、同様の絶縁層（１１）を形成して両者の電気的分
離を行う。そして、エミッタ領域（８）上にオーミック
にエミッタ電極（１２）を被着し、ベース電極とり出し
領域（７）上にベース電極（１３）をオーミックに被着
し、コレクタ電極とり出し領域αφ上にコレクタ電極（
１４）をオーミックに被着してＨＢＴを形成する。また
、基板（５）のエツチングによって除去して露出した第
１の化合物半導体層（２）上にショットキー接合を形成
し得るショットキー金属ゲート電極（１５）を形成し、
その両側にソース電極（１６）及びドレイン電極（１７
）を夫々オーミックに被着してＭＥＳ−ＦＥＴを構成す
る。
ジスタ（以下ＭＥＳ−Ｆｌ！Ｔという）と、ヘテロ接合
型バイポーラトランジスタ（以下ＨＢＴという）とを共
通の化合物半導体基板上において、異なる組成の混晶領
域上に形成する場合の例を説明する。この場合先ず、第
４図Ａに示すように、半絶縁性のＧａＡｓサブストレイ
ト（１）上に、ｎ型のＧａＡｓの第１の化合物半導体層
（２）、ｐ型のＧａＡｓの第２の化合物半導体層（３）
、ｎ型のＡｌＧａＡｓよりなる混晶化合物半導体層（４
）とを順次エピタキシャル成長させた半導体基板（５）
を設ける。そして、第４図Ｂに示すように半導体基板（
５）の混晶化合物半導体層（４）と第２の化合物半導体
層（３）とに渡ってその一部を選択的にエツチング除去
し此処にＭＥＳ−ＦＥＴを形成し他部にＨＢＴを形成す
る。この場合Ｍ’ＥＳ−ＦＥＴを形成する部分とＨＢＴ
を形成する部分の間にはアイソレーション用絶縁層（６
）を選択的に形成して画部分の電気的分離を行う。そし
てエツチング除去していない部分において混晶化合物半
導体層（４）に、第２の化合物半導体層（３）に至る深
さにｐ型のベース電極とり出し領域（７）を選択的に形
成し、このベース電極とり出し領域（７）が形成されて
いない部分の混晶化合物半導体層（４）によってエミッ
タ領域（８）を構成する。（９）はこのエミッタ領域（
８）とベース電極とり出し領域（７）とを電気的に分離
する絶縁層を示す。また、他部において混晶化合物半導
体層（４）と第２の化合物半導体層（３）を横切る深さ
にｎ型のコレクタ電極とり出し領域００を選択的に不純
物拡散等によって形成する。また、このコレクタ電極と
り出し領域ａΦと、ベース電極とり出し領域（７）との
間に、同様の絶縁層（１１）を形成して両者の電気的分
離を行う。そして、エミッタ領域（８）上にオーミック
にエミッタ電極（１２）を被着し、ベース電極とり出し
領域（７）上にベース電極（１３）をオーミックに被着
し、コレクタ電極とり出し領域αφ上にコレクタ電極（
１４）をオーミックに被着してＨＢＴを形成する。また
、基板（５）のエツチングによって除去して露出した第
１の化合物半導体層（２）上にショットキー接合を形成
し得るショットキー金属ゲート電極（１５）を形成し、
その両側にソース電極（１６）及びドレイン電極（１７
）を夫々オーミックに被着してＭＥＳ−ＦＥＴを構成す
る。
このようにして、共通の半導体基板（５）に夫々組成を
異にする化合物半導体においてＨＢＴ及びＭＥＳ−Ｆｆ
’Ｔを有する半導体集積回路を得る。
異にする化合物半導体においてＨＢＴ及びＭＥＳ−Ｆｆ
’Ｔを有する半導体集積回路を得る。
上述したように従来の方法において共通の半導体基板に
異なる組成の化合物半導体領域を形成して夫々回路素子
を形成する場合、半導体基板に一旦複数の半導体層を形
成し、これを選択的にエツチングするという方法がとら
れるものであるが、このようなエツチングを所定の半導
体層のみを除去するように、正確に深さを制御してエツ
チングする作業は煩雑であり、またこのようにして形成
した集積回路においてはその表面にエツチング部によっ
て生じる大きな段差を有するために半導体集積回路にお
いて半導体基板上に多層構造の金属配線を形成する場合
等において、この段部による配線の段切れ等の問題が生
じ信頼性を低めるという欠点がある。
異なる組成の化合物半導体領域を形成して夫々回路素子
を形成する場合、半導体基板に一旦複数の半導体層を形
成し、これを選択的にエツチングするという方法がとら
れるものであるが、このようなエツチングを所定の半導
体層のみを除去するように、正確に深さを制御してエツ
チングする作業は煩雑であり、またこのようにして形成
した集積回路においてはその表面にエツチング部によっ
て生じる大きな段差を有するために半導体集積回路にお
いて半導体基板上に多層構造の金属配線を形成する場合
等において、この段部による配線の段切れ等の問題が生
じ信頼性を低めるという欠点がある。
また、このように選択的なエツチングを行うことは、そ
の選択的エツチングに際してのマスク合せ等の誤差等を
考慮して各回路素子の形成部の面積を予め充分大に選定
する必要があって充分密に形成することができないなど
から十分高い集積度が得られないなどの問題点を有する
。
の選択的エツチングに際してのマスク合せ等の誤差等を
考慮して各回路素子の形成部の面積を予め充分大に選定
する必要があって充分密に形成することができないなど
から十分高い集積度が得られないなどの問題点を有する
。
本発明においては、このような諸問題を解決することが
できるようにした化合物半導体装置の製法を提供するも
のである。
できるようにした化合物半導体装置の製法を提供するも
のである。
本発明においては、例えばＧａＡｓ母体結晶体上に、こ
れと化合物半導体を構成する構成元素、例えばＡｌを含
む材料層を例えば選択的に直接的に被着し、この材料層
にイオンビームを照射してこの材料層中の原子例えばＡ
１原子を母体結晶例えばＧａＡｓ中に注入してその後熱
処理を行って固相エピタキシャル成長させてこれらの混
晶、例えば靜ｘ Ｇａ１−ｘＡｓの混晶化合物半導体を
選択的に形成する。
れと化合物半導体を構成する構成元素、例えばＡｌを含
む材料層を例えば選択的に直接的に被着し、この材料層
にイオンビームを照射してこの材料層中の原子例えばＡ
１原子を母体結晶例えばＧａＡｓ中に注入してその後熱
処理を行って固相エピタキシャル成長させてこれらの混
晶、例えば靜ｘ Ｇａ１−ｘＡｓの混晶化合物半導体を
選択的に形成する。
上述したように本発明製法においては、母体結晶体中に
これと混晶を形成する例えばＡＩを含む材料層からのＡ
ｌ原子を注入して母体結晶体に選択的に混晶を形成する
ものであるので、その表面は母体結晶体自体の一平坦面
として、形成することができる。
これと混晶を形成する例えばＡＩを含む材料層からのＡ
ｌ原子を注入して母体結晶体に選択的に混晶を形成する
ものであるので、その表面は母体結晶体自体の一平坦面
として、形成することができる。
第１図を参照して本発明製法によってＭＥＳ−ＦＥＴと
ＨＢＴとを有する半導体集積回路を得る場合の一例をそ
の製造工程順に説明する。
ＨＢＴとを有する半導体集積回路を得る場合の一例をそ
の製造工程順に説明する。
第１図Ａに示すように例えば半絶縁性のＧａＡｓよりな
るサブストレイト（２１）を設け、これの上に１の導電
型に例えばｎ型のＧａＡｓの第１の化合物半導体層（２
２）と、これの上に他の導電型の例えばｐ型のＧａＡｓ
の第２の化合物半導体層（２３）と更にこれの上に１の
導電型の例えばｎ型のＧａＡｓの第３の化合物半導体層
（２４）を順次周知の技術、例えば有機金属気相成長法
（ＭＯＣＶＤ ’）によって連続的に形成して、共通の
半導体基板（２０）を形成する。
るサブストレイト（２１）を設け、これの上に１の導電
型に例えばｎ型のＧａＡｓの第１の化合物半導体層（２
２）と、これの上に他の導電型の例えばｐ型のＧａＡｓ
の第２の化合物半導体層（２３）と更にこれの上に１の
導電型の例えばｎ型のＧａＡｓの第３の化合物半導体層
（２４）を順次周知の技術、例えば有機金属気相成長法
（ＭＯＣＶＤ ’）によって連続的に形成して、共通の
半導体基板（２０）を形成する。
そして、半導体層（２４）上に、これを母体結晶として
、これと混晶を形成する元素を含む材料層、例えば半導
体層（２４）のＧａＡｓを母体結晶としてこれとの混晶
ＡｌＧａＡｓを形成するＡｌ材料層（２５）を例えば１
０００人の厚さに蒸着する。
、これと混晶を形成する元素を含む材料層、例えば半導
体層（２４）のＧａＡｓを母体結晶としてこれとの混晶
ＡｌＧａＡｓを形成するＡｌ材料層（２５）を例えば１
０００人の厚さに蒸着する。
次に、このＡ／蒸着材料層（２５）上にイオンビーム照
射のマスク層（２６） 、例えばフォトレジスト層を形
成し周知の光学的写真技術によって最終的にＡｌｌ Ｇ
ａＡｓ混晶層を形成すべき部分に窓（２６ａ）穿設する
。そしてマスク層（２６）側からイオン例えばＡｒ＋イ
オンを高ドーズ量で所要のエネルギーをもって照射する
。このようにして窓（２６ａ）を通してＡｌ材料層（２
５）に直接的にイオンの照射がなされた部分においての
み選択的に母体結晶の半導体層（２４）中にイオンビー
ムの反跳効果によってＡｌの注入を行ってＡｌの注入領
域（２８）を形成する。
射のマスク層（２６） 、例えばフォトレジスト層を形
成し周知の光学的写真技術によって最終的にＡｌｌ Ｇ
ａＡｓ混晶層を形成すべき部分に窓（２６ａ）穿設する
。そしてマスク層（２６）側からイオン例えばＡｒ＋イ
オンを高ドーズ量で所要のエネルギーをもって照射する
。このようにして窓（２６ａ）を通してＡｌ材料層（２
５）に直接的にイオンの照射がなされた部分においての
み選択的に母体結晶の半導体層（２４）中にイオンビー
ムの反跳効果によってＡｌの注入を行ってＡｌの注入領
域（２８）を形成する。
次に、第１１已に示すように、マスク層（２６）上に窓
（２６ａ）内を含んで全面的に材料層（２６）に対する
選択的エツチングのマスクとなり得る層（２７）例えば
ｐｔの蒸着金属層を形成する。
（２６ａ）内を含んで全面的に材料層（２６）に対する
選択的エツチングのマスクとなり得る層（２７）例えば
ｐｔの蒸着金属層を形成する。
第１図Ｃに示すように、マスク層（２６）を例えば熔解
除去することによってこれの上に形成されたマスク層（
２７）を選択的に除去する、すなわちリフトオフするこ
とによって最終的に混晶を形成すべき部分、即ちｌのイ
オン注入がなされた部分上にのみマスク層（２７）を残
し、他部を除去する。
除去することによってこれの上に形成されたマスク層（
２７）を選択的に除去する、すなわちリフトオフするこ
とによって最終的に混晶を形成すべき部分、即ちｌのイ
オン注入がなされた部分上にのみマスク層（２７）を残
し、他部を除去する。
次に、第１図りに示すように、マスク層（２７）をエツ
チングマスクとしてＡＩ！材料層（２５）に対してエツ
チングを行って領域（２８）上のみを残して他部をエツ
チングする。一方、例えばｎ型の不純物Ｓｉを例えば選
択的イオン注入してコレクタ電極とりだし領域（２９）
を形成する。次に、例えば８００℃で１０分間の熱処理
を行うことによって再結晶化による固相エピタキシャル
成長をなして結晶性にすぐれたＡｌＧａＡｓ混晶領域（
２８）を形成する。
チングマスクとしてＡＩ！材料層（２５）に対してエツ
チングを行って領域（２８）上のみを残して他部をエツ
チングする。一方、例えばｎ型の不純物Ｓｉを例えば選
択的イオン注入してコレクタ電極とりだし領域（２９）
を形成する。次に、例えば８００℃で１０分間の熱処理
を行うことによって再結晶化による固相エピタキシャル
成長をなして結晶性にすぐれたＡｌＧａＡｓ混晶領域（
２８）を形成する。
この熱処理に際しては、領域（２８）上辺外には材料層
（２５）が除去されることが、歪の発生を回避する上で
望ましい。
（２５）が除去されることが、歪の発生を回避する上で
望ましい。
次に、第１図Ｅに示すように、材料層（２５）とこれの
上のマスク層（２７）を除去し、混晶領域（２８）を囲
んで選択的に例えばＢｅ＋イオン即ちｐ型の不純物を選
択的にイオン注入してその後７００℃２分間のアニール
処理を行って最終的に得るＨＢＴのベース電極とりだし
領域（３０）を形成する。
上のマスク層（２７）を除去し、混晶領域（２８）を囲
んで選択的に例えばＢｅ＋イオン即ちｐ型の不純物を選
択的にイオン注入してその後７００℃２分間のアニール
処理を行って最終的に得るＨＢＴのベース電極とりだし
領域（３０）を形成する。
次に、第１図Ｆに示すように最終的に）ＩＢＴとＭＥＳ
−ＦＥＴを形成する各部分間において、半導体層（２４
） 、 （２３） 、 （２２）を横切る深さに、
例えばボロンイオンＢ＋の打ち込みを行って高抵抗層に
よる絶縁層（３１）を形成し、また半導体層（２４）と
（２３）を横切る深さに同様のＢ＋のイオン注入を行っ
てベース電極とりだし領域（３０）とコレクタ電極とり
だし領域（２９）との間に、両者を電気的に分離する絶
縁層（高抵抗層） （３２）を形成する。またベース
電極とりだし領域（３０）の内周に混晶領域（２８）と
の間を電気的に分離する絶縁層（高抵抗層） （３３
）を同様に、例えばＢ＋を選択的にイオン注入すること
によって形成する。このようにしてｎ型のＡｌＧａＡｓ
の混晶領域（２８）をエミッタ領域と、これの下のｐ型
のＧａＡｓ半導体層（２３）をベース領域とし、両者間
にＰＮへテロ接合によるエミッタ接合ＪＥを形成し、ｎ
型のＧａＡｓ化合物半導体層（２２）をコレクタ領域と
するトランジスタＨＢＴを構成する。（３３） 、
（３４） 、 （３５）は夫々このＨＢＴのエミッ
タ領域 （２８）上、ベース電極とりだし領域（３０）
上、及びコレクタ電極とりだし領域（２９）上に夫々オ
ーミックに被着されたエミッタ電極、ベース電極及びコ
レクタ電極を示す。また絶縁層（３１）によってＨＢＴ
と分離された他の領域の混晶領域を有しない半導体層（
２４）による部分に、これに対してショットキーゲート
接合Ｊｓを形成する金属ゲート電極（３７）を形成し、
それを挾んでその両側に夫々ソース電極（３８）及びド
レイン電極（３９）を被着してＭＨＳ−ＦＥＴを形成す
る。
−ＦＥＴを形成する各部分間において、半導体層（２４
） 、 （２３） 、 （２２）を横切る深さに、
例えばボロンイオンＢ＋の打ち込みを行って高抵抗層に
よる絶縁層（３１）を形成し、また半導体層（２４）と
（２３）を横切る深さに同様のＢ＋のイオン注入を行っ
てベース電極とりだし領域（３０）とコレクタ電極とり
だし領域（２９）との間に、両者を電気的に分離する絶
縁層（高抵抗層） （３２）を形成する。またベース
電極とりだし領域（３０）の内周に混晶領域（２８）と
の間を電気的に分離する絶縁層（高抵抗層） （３３
）を同様に、例えばＢ＋を選択的にイオン注入すること
によって形成する。このようにしてｎ型のＡｌＧａＡｓ
の混晶領域（２８）をエミッタ領域と、これの下のｐ型
のＧａＡｓ半導体層（２３）をベース領域とし、両者間
にＰＮへテロ接合によるエミッタ接合ＪＥを形成し、ｎ
型のＧａＡｓ化合物半導体層（２２）をコレクタ領域と
するトランジスタＨＢＴを構成する。（３３） 、
（３４） 、 （３５）は夫々このＨＢＴのエミッ
タ領域 （２８）上、ベース電極とりだし領域（３０）
上、及びコレクタ電極とりだし領域（２９）上に夫々オ
ーミックに被着されたエミッタ電極、ベース電極及びコ
レクタ電極を示す。また絶縁層（３１）によってＨＢＴ
と分離された他の領域の混晶領域を有しない半導体層（
２４）による部分に、これに対してショットキーゲート
接合Ｊｓを形成する金属ゲート電極（３７）を形成し、
それを挾んでその両側に夫々ソース電極（３８）及びド
レイン電極（３９）を被着してＭＨＳ−ＦＥＴを形成す
る。
このように本発明によれば、共通の半導体基板（２０）
上に混晶領域を選択的に形成するものであり、これをベ
ース領域に比しエネルギーギャップの大なるエミッタ領
域とするＨＢＴと、混晶領域を有しないＭｌ！５−ＦＥ
Ｔとが形成された半導体集積回路を得ることできる。
上に混晶領域を選択的に形成するものであり、これをベ
ース領域に比しエネルギーギャップの大なるエミッタ領
域とするＨＢＴと、混晶領域を有しないＭｌ！５−ＦＥ
Ｔとが形成された半導体集積回路を得ることできる。
なお、上述した例においては材料層（２５）に対してＡ
ｒ＋を照射した場合であるが、その他Ｈｅ” 。
ｒ＋を照射した場合であるが、その他Ｈｅ” 。
Ｎｅ＋或いはＡｓ”等の不活性ガス、或いは形成する混
晶に応じて不都合のない元素イオンを用いることができ
る。
晶に応じて不都合のない元素イオンを用いることができ
る。
また、上述した例においては母体結晶と混晶を形成する
へ１等の材料層（２５）を全面的に形成して混晶を形成
すべき部分に選択的にイオン照射を行った場合であるが
、成る場合はこの材料層を、混晶を形成すべき部分に選
択的に形成して、イオン照射を少なくともこの部分に行
うようにすることもできる。
へ１等の材料層（２５）を全面的に形成して混晶を形成
すべき部分に選択的にイオン照射を行った場合であるが
、成る場合はこの材料層を、混晶を形成すべき部分に選
択的に形成して、イオン照射を少なくともこの部分に行
うようにすることもできる。
尚、上述の本発明製法によるとき、選択的にＡｊ！ Ｇ
ａＡｓの混晶が形成されているものであることは、次の
ようにして確認することができた。即ちＧａＡｓ母体結
晶上にＡ１を１０００人真空蒸着によって形成し、これ
の上にＡｒ＋イオンビームを２６０ｋｅＶの加速電圧で
、ｌ ＱＩＧイオン／ｃｉのドース量で照射し、その後
、８００℃で１０分間水素雰囲気中で熱処理を行って液
体ヘリウム温度におけるフォトルミネッセンススペクト
ルを測定したところ第２図に示すようになった。この第
２図によればＧａＡｓのバンド端発光のエネルギーより
も高エネルギー側に発光が見られている。このことから
靜ｘＧａｔ−ｘ＾ｓ（ｘ＞０）が形成されていること
が確認されるものである。
ａＡｓの混晶が形成されているものであることは、次の
ようにして確認することができた。即ちＧａＡｓ母体結
晶上にＡ１を１０００人真空蒸着によって形成し、これ
の上にＡｒ＋イオンビームを２６０ｋｅＶの加速電圧で
、ｌ ＱＩＧイオン／ｃｉのドース量で照射し、その後
、８００℃で１０分間水素雰囲気中で熱処理を行って液
体ヘリウム温度におけるフォトルミネッセンススペクト
ルを測定したところ第２図に示すようになった。この第
２図によればＧａＡｓのバンド端発光のエネルギーより
も高エネルギー側に発光が見られている。このことから
靜ｘＧａｔ−ｘ＾ｓ（ｘ＞０）が形成されていること
が確認されるものである。
その組成比としてはｘ＝０．０５のところに発光のピー
クをもち、全体としてＸ ’ｌ：０．０２からＸが同様
に一：０．１７程度まで分布している。尚、照射イオン
ビームのエネルギーや照射量を変えることにより混晶層
の厚みや組成比も変えることが可能である。
クをもち、全体としてＸ ’ｌ：０．０２からＸが同様
に一：０．１７程度まで分布している。尚、照射イオン
ビームのエネルギーや照射量を変えることにより混晶層
の厚みや組成比も変えることが可能である。
また、イオンビーム照射に際して材料層（２５）の表面
荒れを回避するためにこの材料層（２５）上に高融点金
属を被着させておくことができる。
荒れを回避するためにこの材料層（２５）上に高融点金
属を被着させておくことができる。
また、第１図で説明した例においては、本発明をＨＢＴ
とＭＥＳ−ＦＥＴとの組合せによる集積回路に通用した
場合であるが、その他種々の集積回路例えば母体結晶と
混晶との屈折率の差を利用して光導波路若しくは光の配
線として構成する場合に適用することもできる。
とＭＥＳ−ＦＥＴとの組合せによる集積回路に通用した
場合であるが、その他種々の集積回路例えば母体結晶と
混晶との屈折率の差を利用して光導波路若しくは光の配
線として構成する場合に適用することもできる。
この場合の一例を第３図を参照して説明する。
この例においては、ＧａＡｓサブストレイト（４１）上
に、 ＡＡ’ ＧａＡｓ半導体層（４２）と、ＧａＡｓ
半導体層（４３）とを順次ＭＯＣＶＤ等によってエピタ
キシャル成長し、このＧａＡｓ半導体層（４３）を母体
結晶として、これに第１図で説明したと同様の手順によ
って選択的にＡｌＧａＡｓの混晶領域（４４）を形成し
、この混晶領域（４４）によって囲まれたＧａＡｓより
成る光導波路（４５）を形成した場合である。そして、
この光導波路（４５ａ ）の一端に、例えば受光素子（
４６）が形成され、他端（４５ｂ ”）から導入した光
信号の一部を受光素子（４６）によって検出するような
構成とした場合である。
に、 ＡＡ’ ＧａＡｓ半導体層（４２）と、ＧａＡｓ
半導体層（４３）とを順次ＭＯＣＶＤ等によってエピタ
キシャル成長し、このＧａＡｓ半導体層（４３）を母体
結晶として、これに第１図で説明したと同様の手順によ
って選択的にＡｌＧａＡｓの混晶領域（４４）を形成し
、この混晶領域（４４）によって囲まれたＧａＡｓより
成る光導波路（４５）を形成した場合である。そして、
この光導波路（４５ａ ）の一端に、例えば受光素子（
４６）が形成され、他端（４５ｂ ”）から導入した光
信号の一部を受光素子（４６）によって検出するような
構成とした場合である。
上述したように本発明によれば共通の半導体基体に選択
的に混晶領域を形成することができるものであるが、こ
の場合にその母体結晶に対して混晶を形成するための材
料元素、例えばＡ１層を形成し、そのＡｌ原子をイオン
照射によって母体結晶中に注入する方法をとったことに
よって、この例えばＡＩ！自体を直接的にイオン注入す
る場合に比して、十分高い濃度をもって母体結晶中に注
入することができる。したがって、例えばＡＱｘ Ｇ
ａｔ−Ｘ Ａ ｓにおいてそのＸ値の選定の自由度を高
めることができる。
的に混晶領域を形成することができるものであるが、こ
の場合にその母体結晶に対して混晶を形成するための材
料元素、例えばＡ１層を形成し、そのＡｌ原子をイオン
照射によって母体結晶中に注入する方法をとったことに
よって、この例えばＡＩ！自体を直接的にイオン注入す
る場合に比して、十分高い濃度をもって母体結晶中に注
入することができる。したがって、例えばＡＱｘ Ｇ
ａｔ−Ｘ Ａ ｓにおいてそのＸ値の選定の自由度を高
めることができる。
また、上述した本発明によれば冒頭に述べたように一旦
形成したエピタキシャル層を選択的に除去するなどの方
法によって組成の異なる部分を形成することを回避した
ので、表面が平坦に形成され、これによって集積回路に
おける、例えば基板上の配線或いは多層配線等に断切れ
等の発生を回避でき、信頼性の高い集積回路を得ること
ができ、また選択的エツチングを回避したことによって
集積度の向上と共に、複雑、繊細なパターンの形成が可
能となるので回路構成の設計の自由度が増大するなどの
多くの利点を有する。
形成したエピタキシャル層を選択的に除去するなどの方
法によって組成の異なる部分を形成することを回避した
ので、表面が平坦に形成され、これによって集積回路に
おける、例えば基板上の配線或いは多層配線等に断切れ
等の発生を回避でき、信頼性の高い集積回路を得ること
ができ、また選択的エツチングを回避したことによって
集積度の向上と共に、複雑、繊細なパターンの形成が可
能となるので回路構成の設計の自由度が増大するなどの
多くの利点を有する。
第１図は本発明製法の一例を示す工程図、第２図は本発
明の説明に供するフォトルミネッセンスのスペクトル図
、第３図は本発明製法によって得る光集積回路の一例の
拡大斜視図、第４図は従来の製法の説明に供する工程図
である。 （２０）は共通半導体基板、（２１） （４１）はサ
ブストレイト、（２４） （４３）は母体結晶半導体
層、（２５）はこれに対する結晶形成元素の材料層であ
る。 光導う廣路 （舟集＃回路−鋲椙図） 第３図 （彩（束 ｔ］夫の言０月 図） 第４図
明の説明に供するフォトルミネッセンスのスペクトル図
、第３図は本発明製法によって得る光集積回路の一例の
拡大斜視図、第４図は従来の製法の説明に供する工程図
である。 （２０）は共通半導体基板、（２１） （４１）はサ
ブストレイト、（２４） （４３）は母体結晶半導体
層、（２５）はこれに対する結晶形成元素の材料層であ
る。 光導う廣路 （舟集＃回路−鋲椙図） 第３図 （彩（束 ｔ］夫の言０月 図） 第４図
Claims (1)
- 【特許請求の範囲】 （ａ）母体結晶体上にこれと化合物半導体を構成する構
成元素を含む材料層を被着し、 （ｂ）該材料層にイオンビームを照射して該材料層の原
子を、上記母体結晶体の上記材料層との界面近傍に選択
的に混在させ、 （ｃ）その後熱処理を行って固相エピタキシャル成長さ
せて混晶領域を選択的に形成することを特徴とする化合
物半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039489A JPS61198770A (ja) | 1985-02-28 | 1985-02-28 | 化合物半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039489A JPS61198770A (ja) | 1985-02-28 | 1985-02-28 | 化合物半導体装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61198770A true JPS61198770A (ja) | 1986-09-03 |
Family
ID=12554465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60039489A Pending JPS61198770A (ja) | 1985-02-28 | 1985-02-28 | 化合物半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61198770A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6421962A (en) * | 1987-07-16 | 1989-01-25 | Mitsubishi Electric Corp | Semiconductor device |
| JPH01184874A (ja) * | 1988-01-13 | 1989-07-24 | Nec Corp | 化合物半導体集積回路 |
-
1985
- 1985-02-28 JP JP60039489A patent/JPS61198770A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6421962A (en) * | 1987-07-16 | 1989-01-25 | Mitsubishi Electric Corp | Semiconductor device |
| JPH01184874A (ja) * | 1988-01-13 | 1989-07-24 | Nec Corp | 化合物半導体集積回路 |
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