JPS61199663A - Ｇｔｏサイリスタ - Google Patents
ＧｔｏサイリスタInfo
- Publication number
- JPS61199663A JPS61199663A JP60040558A JP4055885A JPS61199663A JP S61199663 A JPS61199663 A JP S61199663A JP 60040558 A JP60040558 A JP 60040558A JP 4055885 A JP4055885 A JP 4055885A JP S61199663 A JPS61199663 A JP S61199663A
- Authority
- JP
- Japan
- Prior art keywords
- region
- emitter region
- type
- main electrode
- gto thyristor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/148—Cathode regions of thyristors
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、半導体基板の一方の面上に一方の主電極がゲ
ート電極に挟まれて配置されるＧＴＯサイリスタに関す
る。
ート電極に挟まれて配置されるＧＴＯサイリスタに関す
る。
第２図は従来のＧＴＯサイリスタの構造を概念的に示す
、Ｎ形シリコン単結晶を基板１とし、その一方の表面よ
り周期律表の■族元素不純物を拡散してＰベース領域２
を形成し、他の表面よりさ夕領域３を形成する０次いで
Ｐベース領域２の表面より周期律表の■族元素を高濃度
に拡散してＮエミッタ領域４を形成し、メサエッチング
によりＰベース領域２の一部を露出させる。露出したＰ
ベース領域表面には良好なオーム接触を得るために高濃
度に■族元素不純物を拡散してゲート領域５を形成し、
そのあとＰエミッタ領域３．Ｎエミッタ領域４．ゲート
領域５０表面に金１ｉ［ＩＩｌによってアノード電極６
．カソード電極７．ゲート電゛°極８を設ける。このよ
うな構造のＧＴＯサイリスタが導通状態にあるとき、ゲ
ート電極８から電流を引き出すことによってターンオフ
させる場合、Ｎエミッタ領域４のゲートに近い部分から
オフ領域が広がるため、Ｎエミッタの中心軸部に電流が
集中する。第４図はターンオフ時のカソード電極の中心
軸を含む断面における電流を計算した一例で、縦軸は電
流密度を示し、横軸は上部に画いたＧＴＯサイリスタの
概略断面の各層の位置に対応している。この図から判か
るようにＮエミッタ中分に熱的破壊をひき起こす虞があ
り、ＧＴＯサイリスタの遮断性能を向上させるうえで大
きな障害となっていた。
、Ｎ形シリコン単結晶を基板１とし、その一方の表面よ
り周期律表の■族元素不純物を拡散してＰベース領域２
を形成し、他の表面よりさ夕領域３を形成する０次いで
Ｐベース領域２の表面より周期律表の■族元素を高濃度
に拡散してＮエミッタ領域４を形成し、メサエッチング
によりＰベース領域２の一部を露出させる。露出したＰ
ベース領域表面には良好なオーム接触を得るために高濃
度に■族元素不純物を拡散してゲート領域５を形成し、
そのあとＰエミッタ領域３．Ｎエミッタ領域４．ゲート
領域５０表面に金１ｉ［ＩＩｌによってアノード電極６
．カソード電極７．ゲート電゛°極８を設ける。このよ
うな構造のＧＴＯサイリスタが導通状態にあるとき、ゲ
ート電極８から電流を引き出すことによってターンオフ
させる場合、Ｎエミッタ領域４のゲートに近い部分から
オフ領域が広がるため、Ｎエミッタの中心軸部に電流が
集中する。第４図はターンオフ時のカソード電極の中心
軸を含む断面における電流を計算した一例で、縦軸は電
流密度を示し、横軸は上部に画いたＧＴＯサイリスタの
概略断面の各層の位置に対応している。この図から判か
るようにＮエミッタ中分に熱的破壊をひき起こす虞があ
り、ＧＴＯサイリスタの遮断性能を向上させるうえで大
きな障害となっていた。
本発明は、上述の欠点を除去してターンオフ時に局部的
な電流集中の生ずることがなく遮断性能の良好なＧＴＯ
サイリスタを提供することを目的とする。
な電流集中の生ずることがなく遮断性能の良好なＧＴＯ
サイリスタを提供することを目的とする。
本発明によれば、ゲート電極に挟まれた一方の主電極の
接触するエミッタ領域の主電極の中心軸近傍の直下に、
隣接ベース領域まで達することのないそのエミッタ領域
と異なる導電形の領域を設けることにより、サイリスタ
４層のうちの一方の主電極に接する側の３層が構成する
トランジスタの直流電流増幅率αを低下させ、ＧＴＯサ
イリスタのターンオフ時の電流集中を緩和させる。
接触するエミッタ領域の主電極の中心軸近傍の直下に、
隣接ベース領域まで達することのないそのエミッタ領域
と異なる導電形の領域を設けることにより、サイリスタ
４層のうちの一方の主電極に接する側の３層が構成する
トランジスタの直流電流増幅率αを低下させ、ＧＴＯサ
イリスタのターンオフ時の電流集中を緩和させる。
第１図は本発明の一実施例を示し、第２図の場合と同様
にＮエミッタ領域４を形成したのち、その表面から選択
的に■族元素不純物を拡散してＮエミッタ領域４の中心
軸近傍にＰベース領域２との接合の近くまで高不純物濃
度のＰ影領域９を形成する。第３図はこのＰ影領域９を
上から見た図で、例えば１６０−の幅のエミッタ領域の
中央に４０μの幅のＰ影領域を設ける。実際にはＮエミ
ッタ領域４は基板の中心から放射状に多数配置される。 このようなＰ影領域９を設けることにより、Ｎエミッタ
のこの部分の注入効率が下がり、αＮＦＮが低下する。 このためこの部分のオン電流が低下するのでターンオフ
時のＮエミッタ中心軸部への電流集中を緩和し、ＧＴＯ
サイリスタの最大可制御電流を高めることができる。
にＮエミッタ領域４を形成したのち、その表面から選択
的に■族元素不純物を拡散してＮエミッタ領域４の中心
軸近傍にＰベース領域２との接合の近くまで高不純物濃
度のＰ影領域９を形成する。第３図はこのＰ影領域９を
上から見た図で、例えば１６０−の幅のエミッタ領域の
中央に４０μの幅のＰ影領域を設ける。実際にはＮエミ
ッタ領域４は基板の中心から放射状に多数配置される。 このようなＰ影領域９を設けることにより、Ｎエミッタ
のこの部分の注入効率が下がり、αＮＦＮが低下する。 このためこの部分のオン電流が低下するのでターンオフ
時のＮエミッタ中心軸部への電流集中を緩和し、ＧＴＯ
サイリスタの最大可制御電流を高めることができる。
本発明は、ＧＴＯサイリスタのゲート領域に挟まれるエ
ミッタ領域の中心軸近傍に異なる導電形の領域を形成す
ることにより、この中心部へのターンオフ時の電流集中
を緩和させるもので、ＧＴＯサイリスクの最大可制御電
流の増大に対し極めて有効である。
ミッタ領域の中心軸近傍に異なる導電形の領域を形成す
ることにより、この中心部へのターンオフ時の電流集中
を緩和させるもので、ＧＴＯサイリスクの最大可制御電
流の増大に対し極めて有効である。
第１図は本発明の一実施例にょるＧＴＯサイリスタの概
念的断面図、第２図は従来のＧＴＯサイリスタの概念的
断面図、第３図は第１図のＧＴＯサイリスタのＮエミッ
タ部の上面図、第４図はターンオフ時のカソード電極中
心軸を含む断面における電流の大きさの計算例を示す線
図である。 １：Ｎ形シリコン基板、 ２：Ｐベース領域、４：Ｎエ
ミッタ領域、７：カソード電極、８：ゲート電極、９：
Ｐ影領域。 第１図
念的断面図、第２図は従来のＧＴＯサイリスタの概念的
断面図、第３図は第１図のＧＴＯサイリスタのＮエミッ
タ部の上面図、第４図はターンオフ時のカソード電極中
心軸を含む断面における電流の大きさの計算例を示す線
図である。 １：Ｎ形シリコン基板、 ２：Ｐベース領域、４：Ｎエ
ミッタ領域、７：カソード電極、８：ゲート電極、９：
Ｐ影領域。 第１図
Claims (1)
- １）半導体基板の一面上に一方の主電極がゲート電極に
挟まれて配置されるものにおいて、一方の主電極の接触
するエミッタ領域の主電極の中心軸近傍直下に、隣接ベ
ース領域まで達することのない該エミッタ領域と異なる
導電形の領域が設けられたことを特徴とするＧＴＯサイ
リスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60040558A JPS61199663A (ja) | 1985-03-01 | 1985-03-01 | Ｇｔｏサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60040558A JPS61199663A (ja) | 1985-03-01 | 1985-03-01 | Ｇｔｏサイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61199663A true JPS61199663A (ja) | 1986-09-04 |
Family
ID=12583780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60040558A Pending JPS61199663A (ja) | 1985-03-01 | 1985-03-01 | Ｇｔｏサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61199663A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57181162A (en) * | 1981-04-30 | 1982-11-08 | Toshiba Corp | Gate turn off thyristor |
-
1985
- 1985-03-01 JP JP60040558A patent/JPS61199663A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57181162A (en) * | 1981-04-30 | 1982-11-08 | Toshiba Corp | Gate turn off thyristor |
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