JPS61199664A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61199664A JPS61199664A JP60040520A JP4052085A JPS61199664A JP S61199664 A JPS61199664 A JP S61199664A JP 60040520 A JP60040520 A JP 60040520A JP 4052085 A JP4052085 A JP 4052085A JP S61199664 A JPS61199664 A JP S61199664A
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- JP
- Japan
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- electrode
- intermediate layer
- surface layer
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- Prior art date
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- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/80—Bidirectional devices, e.g. triacs
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、双方向性半導体装置のうち、特に導電型が交
互に異なる５層構造を有する交流用ス１ツテング素子（
以下、単にトライアックと記す。）の構造ｔ−有する半
導体装置に関する。
互に異なる５層構造を有する交流用ス１ツテング素子（
以下、単にトライアックと記す。）の構造ｔ−有する半
導体装置に関する。
従来、導電型が交互に異なる５層構造を有して交流スイ
ッチング半導体に使用される所！絢双方向性の半導体装
置は、例えば第４図に示す構造ｔ−有している。図中ｚ
ｔｌ、Ｐ型半導体層であり、Ｐ型半導体層ｌ上にＦｉＮ
型半型体導体層２型半導体層３が順次横層嘔れている。
ッチング半導体に使用される所！絢双方向性の半導体装
置は、例えば第４図に示す構造ｔ−有している。図中ｚ
ｔｌ、Ｐ型半導体層であり、Ｐ型半導体層ｌ上にＦｉＮ
型半型体導体層２型半導体層３が順次横層嘔れている。
最低段のＰ型半導体層１の裏面側の所定領域には、Ｎ型
エミツタ層４が形成でれている。Ｐ型半導体層ｌの表面
上には、このＮ型エミツタ層４に接続するようにして裏
面電極５が形成されている。
エミツタ層４が形成でれている。Ｐ型半導体層ｌの表面
上には、このＮ型エミツタ層４に接続するようにして裏
面電極５が形成されている。
最上段のＰ型半導体層３の所定領域には、所定のｒ＆！
Ｊ隔を設けてＮ型のエミツタ層６及び補助エミツタ層７
が形成されている。このエミッタ層６上には、これに接
続するようにして表面電極８が形成場れている。補助エ
ミツタ層２土には、ゲート電極９が形成場れている。
Ｊ隔を設けてＮ型のエミツタ層６及び補助エミツタ層７
が形成されている。このエミッタ層６上には、これに接
続するようにして表面電極８が形成場れている。補助エ
ミツタ層２土には、ゲート電極９が形成場れている。
このように構成された半導体装置ＪＯは、３つのエミッ
タ層４，６．７ｔ−有し、表面電極８と裏面電極５間の
バイアス方向、及び表面電極８とｒ−計電極９間のバイ
アス方向を組合わせることにより、以下に述べるような
４つのトリガモードを肩している。
タ層４，６．７ｔ−有し、表面電極８と裏面電極５間の
バイアス方向、及び表面電極８とｒ−計電極９間のバイ
アス方向を組合わせることにより、以下に述べるような
４つのトリガモードを肩している。
（１） 表面電極８が′Ｉｋ面電極５に対して負の・
々イアスで、かつ、ゲート電極９が表面電極５に対して
正のパ１アスの場合（以下、Ｉ（９モードと記す６）。
々イアスで、かつ、ゲート電極９が表面電極５に対して
正のパ１アスの場合（以下、Ｉ（９モードと記す６）。
■） 表面電極８が１に面電極５に対して負のバイアス
で、かつ、ｒ−計電極９が表面電極８に対して負のバイ
アスの場合（以下、Ｉｅモードと記す。）０ （３）表面電極８が裏面電極５に対して正のバイアスで
、かつ、ゲート電極９が表面電極８に対して正のバイア
スの場合（以下、鳳ｅモードと記す。）。
で、かつ、ｒ−計電極９が表面電極８に対して負のバイ
アスの場合（以下、Ｉｅモードと記す。）０ （３）表面電極８が裏面電極５に対して正のバイアスで
、かつ、ゲート電極９が表面電極８に対して正のバイア
スの場合（以下、鳳ｅモードと記す。）。
（４）表面電極８が裏面電極５に対して正のパ１アスで
、かつ、ゲート電極９が表面電極８に対して負のバイア
スの場合（以下、厘ｅモードと記す。）。
、かつ、ゲート電極９が表面電極８に対して負のバイア
スの場合（以下、厘ｅモードと記す。）。
而して、基本的にはどのような組合せの場合でも点弧可
能とされているが、点弧機構が各モードで異なるため、
鳳■モードを除く三つのモードが使用嘔れている。また
、上記構造の半導体装ｔＪｔｌＯの場合は、エミツタ層
６と別のエミツタ層４を同図中幅りで示すように重ね１
いるので、Ｉ■モード？ある程度改善している。すなわ
ち、従来５０〜１００ｍＡものトリが電流が必要であっ
たものが３０ｍＡ程度のトリが電流１で低減された。し
かし、前述の重ね幅Ｌ’にむやみに大きくしてもその効
果に１限界がある。
能とされているが、点弧機構が各モードで異なるため、
鳳■モードを除く三つのモードが使用嘔れている。また
、上記構造の半導体装ｔＪｔｌＯの場合は、エミツタ層
６と別のエミツタ層４を同図中幅りで示すように重ね１
いるので、Ｉ■モード？ある程度改善している。すなわ
ち、従来５０〜１００ｍＡものトリが電流が必要であっ
たものが３０ｍＡ程度のトリが電流１で低減された。し
かし、前述の重ね幅Ｌ’にむやみに大きくしてもその効
果に１限界がある。
すなわち、通電に寄与しない無効領域が増大し、ひいて
は素子のサイズか増大する結果となるからである。また
、これらの問題点を無視して重ね＠Ｌを大きくしても前
述の効果は飽和状態になるからである。
は素子のサイズか増大する結果となるからである。また
、これらの問題点を無視して重ね＠Ｌを大きくしても前
述の効果は飽和状態になるからである。
ここで、１■モードの点弧機構について説明する。表面
電極８に対し表面電極５に負のバイアスをされた状態で
、ｒ−計電極９に表面電極８に対して正のバイアスをす
ると、Ｐ型半導体層３中にゲート電極９から表面電極８
に向って電流が流れる。この電流はＰ型子導体層３の各
部に電位分布を生じ、ゲート電極９かＰ型子導体層３と
接する部分と対向するエミツタ層６の端部とＰ型半導体
層３カー形成するＰＮ接合かゲート電流の増加に伴い次
第に強く順パ１アスされるようになり、ついにはエミツ
タ層６の端部ＡからＰ型子導体層３に電子が注入てれる
。注入もれた電子はＰ型半導体層３ｔ−通り抜はエミツ
タ層６に達し、エミツタ層６の電位をＰ型子導体層３に
対して下けてい〈。この電位差がＮ型半導体層ｚ−Ｐ型
半尋体層３からなるＰＮ接合を順バ１アスにして、最後
にＰ型半尋体層よりホール（正孔〕がＮ型半導体層２に
注入嘔れるようになる。このホールはＮ−半導体層２を
拡散していさ、Ｐ型半導体層ｌに入った仮最終的には裏
ｔｉｔｃ極５に向う。ここで、最初の電子の注入が起き
た領域Ａは、幅りなる寸法にて他方の面のエミツタ層４
とその一部が重なっているため、Ｎ型半導体層２からＰ
型半導体層１に注入されたホールは、エミツタ層４を避
けるようにＰ型半導体層１を横方向に進み、エミツタ層
４かなくなったところでＰ型半導体層Ｊ中を裏面電極゛
５に向って進む。
電極８に対し表面電極５に負のバイアスをされた状態で
、ｒ−計電極９に表面電極８に対して正のバイアスをす
ると、Ｐ型半導体層３中にゲート電極９から表面電極８
に向って電流が流れる。この電流はＰ型子導体層３の各
部に電位分布を生じ、ゲート電極９かＰ型子導体層３と
接する部分と対向するエミツタ層６の端部とＰ型半導体
層３カー形成するＰＮ接合かゲート電流の増加に伴い次
第に強く順パ１アスされるようになり、ついにはエミツ
タ層６の端部ＡからＰ型子導体層３に電子が注入てれる
。注入もれた電子はＰ型半導体層３ｔ−通り抜はエミツ
タ層６に達し、エミツタ層６の電位をＰ型子導体層３に
対して下けてい〈。この電位差がＮ型半導体層ｚ−Ｐ型
半尋体層３からなるＰＮ接合を順バ１アスにして、最後
にＰ型半尋体層よりホール（正孔〕がＮ型半導体層２に
注入嘔れるようになる。このホールはＮ−半導体層２を
拡散していさ、Ｐ型半導体層ｌに入った仮最終的には裏
ｔｉｔｃ極５に向う。ここで、最初の電子の注入が起き
た領域Ａは、幅りなる寸法にて他方の面のエミツタ層４
とその一部が重なっているため、Ｎ型半導体層２からＰ
型半導体層１に注入されたホールは、エミツタ層４を避
けるようにＰ型半導体層１を横方向に進み、エミツタ層
４かなくなったところでＰ型半導体層Ｊ中を裏面電極゛
５に向って進む。
□この亮めＰ型半導体層ｌのエミツタ層４の上部の領域
Ｂの横方向抵抗により発生した電位がＰ型半導体層ｌ−
エミツタ層４にて形成てれるＰＮ接合を順バイアスする
ことになる。そして、充分に強くパ１アスぜれるとエミ
ツタ層４から電子がＰ型半導体層１千１ｋＮ型半導体層
２へと向って注文８れ、Ｎ型半導体層２の電位は芒ら。
Ｂの横方向抵抗により発生した電位がＰ型半導体層ｌ−
エミツタ層４にて形成てれるＰＮ接合を順バイアスする
ことになる。そして、充分に強くパ１アスぜれるとエミ
ツタ層４から電子がＰ型半導体層１千１ｋＮ型半導体層
２へと向って注文８れ、Ｎ型半導体層２の電位は芒ら。
に下がり、Ｐ型子導体層３からのホールの注入を促進す
る。このような過程が順次読いてトライアックは点弧に
到る。ここで、１のモードのトリガ電流（以下、ＩＧＴ
Ｉ■と記す。〕を小ざくするには、電子のエミツタ層６
からの注入とエミツタ層４からの注入を多くシ、その注
入効率全土けることがｘｉである。
る。このような過程が順次読いてトライアックは点弧に
到る。ここで、１のモードのトリガ電流（以下、ＩＧＴ
Ｉ■と記す。〕を小ざくするには、電子のエミツタ層６
からの注入とエミツタ層４からの注入を多くシ、その注
入効率全土けることがｘｉである。
従来このような観点から第５図（Ａ）■（Ｃ）に示すよ
うなゲート構造のトラ１７ツクが開発されている。第５
四回は、コーナーｒ−トタ１ｆのもの１１、同図（５）
―、す１ドｒ−トメ１プのもの１２、同図（Ｃ）は、セ
ンターｆ−）夕１グのもの１３でおる。これらのトラ１
アツクの配線ノ９ターン中いずれも斜線部分はエミツタ
層６であり、破線で囲まれた領域はエミツタ層４である
。同図から明らかなようにＩＧＴＩ（Ｅ）’ｔ”改善す
るために両エミッタ層４，６ｆｌ、その一部分が幅しで
重なるように配置されている。また、これらの各トラ１
アツクのゲートの近傍領域を拡大して示すのが第６図囚
■Ｃ）の夫々である０各図において矢印１４，１５．１
６で示すのがｒ−ト電流の流路と方向である。このｆ−
）電流１４゜Ｉｓ、ｉｔ；によりエミッタ層６−Ｐ型半
導体層３間のＰＮ接合が強くパ１アスされ、各図のＣ）
で示す領域で電子の注入が起きる。注入は、ゲート電流
がゲート電極ＧからＰ型半導体層３に流出する出口に対
向するエミツタ層すの部分から起きる。着た、第３四回
の）に示すトラ１アツ／ Ｊ Ｊ 、 Ｚ ２（ＤＶＩ
ＩＡ−ＶＩＩＡ ＆に沿う断面が第７四回でおり、Ｖｌ
ｌ Ｂ −Ｖｌｌ Ｂ 線に沿う断面が第７図中）であ
る。更ＶＣ１第３図Ｃ）に示すトラ１アツク１３のＶ鳳
Ａ −Ｖ鳳Ａ 線に沿う断面が第８四回であり、ＶＩＢ
−ＶＩＢ 線に沿う断面が第８図しである。而して、第
７四回では順パ１アスされ注入を開始した工ばツタ層６
からの電子がＰ型半導体層１に達する様子を示している
Ｏ通常エミッタ層４とＮ型半導体層２１％第５図囚（２
）に示す如く、その終端部は同じ位置になる０このため
エミツタ層６に注入された電子によりＰ型半導体層３か
ら注入され九ホールの一部は−ＮＥ、 の端をかすめ
１裏面電極５に向う。第７図（５）で―、Ｐ型中導体層
ｌに達したホールの動きｔ−９０°回転した方向から見
た図でるる。これが■ｅモードの改善のｘｌ！なところ
でるる０丁なわち、Ｐ型中導体層ｌに達したホールはこ
こでエミツタ層４の上部のＰ型半導体層１（幅りの領域
）１に横方向に流れ、エミツタ層４からの電子の注入に
寄与している。しかしながら、第７四回に示した如く、
注入されたホールの全てが寄与するのではなく、一部は
エミツタ層４の近傍を通過しない無勢分に相当するもの
か存在する。これに対し第８四回では無効分が存在しな
いのであり、その原因はセンターゲートであるためで、
注入領域のＶＩＡ−ＶＩＡ＆方向の周辺に工ばツタ層４
の終端部が存在しないからである。このような観点から
センターｆｆ−）タイプ１３は理想的な構造と考えられ
るが、実際の製造上、特に組立て等で外囲器との結線が
煩雑になり、す１ドケートタ１グ１２やコーナーグート
タ４７”７ Ｊを採用セさる１得なかった。
うなゲート構造のトラ１７ツクが開発されている。第５
四回は、コーナーｒ−トタ１ｆのもの１１、同図（５）
―、す１ドｒ−トメ１プのもの１２、同図（Ｃ）は、セ
ンターｆ−）夕１グのもの１３でおる。これらのトラ１
アツクの配線ノ９ターン中いずれも斜線部分はエミツタ
層６であり、破線で囲まれた領域はエミツタ層４である
。同図から明らかなようにＩＧＴＩ（Ｅ）’ｔ”改善す
るために両エミッタ層４，６ｆｌ、その一部分が幅しで
重なるように配置されている。また、これらの各トラ１
アツクのゲートの近傍領域を拡大して示すのが第６図囚
■Ｃ）の夫々である０各図において矢印１４，１５．１
６で示すのがｒ−ト電流の流路と方向である。このｆ−
）電流１４゜Ｉｓ、ｉｔ；によりエミッタ層６−Ｐ型半
導体層３間のＰＮ接合が強くパ１アスされ、各図のＣ）
で示す領域で電子の注入が起きる。注入は、ゲート電流
がゲート電極ＧからＰ型半導体層３に流出する出口に対
向するエミツタ層すの部分から起きる。着た、第３四回
の）に示すトラ１アツ／ Ｊ Ｊ 、 Ｚ ２（ＤＶＩ
ＩＡ−ＶＩＩＡ ＆に沿う断面が第７四回でおり、Ｖｌ
ｌ Ｂ −Ｖｌｌ Ｂ 線に沿う断面が第７図中）であ
る。更ＶＣ１第３図Ｃ）に示すトラ１アツク１３のＶ鳳
Ａ −Ｖ鳳Ａ 線に沿う断面が第８四回であり、ＶＩＢ
−ＶＩＢ 線に沿う断面が第８図しである。而して、第
７四回では順パ１アスされ注入を開始した工ばツタ層６
からの電子がＰ型半導体層１に達する様子を示している
Ｏ通常エミッタ層４とＮ型半導体層２１％第５図囚（２
）に示す如く、その終端部は同じ位置になる０このため
エミツタ層６に注入された電子によりＰ型半導体層３か
ら注入され九ホールの一部は−ＮＥ、 の端をかすめ
１裏面電極５に向う。第７図（５）で―、Ｐ型中導体層
ｌに達したホールの動きｔ−９０°回転した方向から見
た図でるる。これが■ｅモードの改善のｘｌ！なところ
でるる０丁なわち、Ｐ型中導体層ｌに達したホールはこ
こでエミツタ層４の上部のＰ型半導体層１（幅りの領域
）１に横方向に流れ、エミツタ層４からの電子の注入に
寄与している。しかしながら、第７四回に示した如く、
注入されたホールの全てが寄与するのではなく、一部は
エミツタ層４の近傍を通過しない無勢分に相当するもの
か存在する。これに対し第８四回では無効分が存在しな
いのであり、その原因はセンターゲートであるためで、
注入領域のＶＩＡ−ＶＩＡ＆方向の周辺に工ばツタ層４
の終端部が存在しないからである。このような観点から
センターｆｆ−）タイプ１３は理想的な構造と考えられ
るが、実際の製造上、特に組立て等で外囲器との結線が
煩雑になり、す１ドケートタ１グ１２やコーナーグート
タ４７”７ Ｊを採用セさる１得なかった。
〔発明の目的〕
本発明は、素子の主面のパターン配置に左右されずに高
感度なｌ■モード駆動を行うことができる半導体装置を
提供することをその目的とするものである。
感度なｌ■モード駆動を行うことができる半導体装置を
提供することをその目的とするものである。
本発明は、第２表面層の端部を第１表面層及び補助エミ
ツタ層の端部よりも半導体基板の外側よりに形成したこ
とにより、注入されたホールが無効に裏面′１極に到達
せず、全て第２表面層の順バイアスに寄与するようにし
て、素子の主面のパターン配置に左右されずに高感度な
１ｅモード駆動を行うことができる半導体装置である。
ツタ層の端部よりも半導体基板の外側よりに形成したこ
とにより、注入されたホールが無効に裏面′１極に到達
せず、全て第２表面層の順バイアスに寄与するようにし
て、素子の主面のパターン配置に左右されずに高感度な
１ｅモード駆動を行うことができる半導体装置である。
以下、本発明の実施例について図面ヲ釦照して説明する
。ｆＪ４１図は、本発明の一実施例の概略構成を示す説
明図、第２図は、同実施例の要部の斜視図、第３図は、
同要部を拡大して示す平面図である。図中２０は、半導
体基板である。
。ｆＪ４１図は、本発明の一実施例の概略構成を示す説
明図、第２図は、同実施例の要部の斜視図、第３図は、
同要部を拡大して示す平面図である。図中２０は、半導
体基板である。
半導体基板２０には、Ｐ型のア１ツレージョン領域２ノ
によって素子分離された素子領域が形成でれている。素
子領域の主面側には、Ｎ導電型の第１表面層２２でおる
エミツタ層が形成嘔れている。第１表面層２２は、主面
側に一部分を露出するように設けられたＰ導電型の第１
中間層２３である。Ｐ型半導体層が設けられている。
によって素子分離された素子領域が形成でれている。素
子領域の主面側には、Ｎ導電型の第１表面層２２でおる
エミツタ層が形成嘔れている。第１表面層２２は、主面
側に一部分を露出するように設けられたＰ導電型の第１
中間層２３である。Ｐ型半導体層が設けられている。
第１中間層２３は、同様に主面側に一部分を露出するよ
うに設けられたＮ４１１を型の第２中間層２４であるＮ
型半導体層で囲まれている。第２中間層２４には、Ｐ導
電型の第３中間層２５からなるＰ型半導体層が設けられ
半導体基板２０の裏面側を構成している。第３中間層２
５内には、その主面を裏面側に露出するようにしてＮ導
電製の第２表面層２６であるエミツタ層が形成されてい
る。第２表面層２６は、その南部が第１表面層２２及び
＠１中間層２３よりもア１ツレージョンＮ２１側、すな
わち、半導体基板２０の外側に向って延出するようにし
て設けられている。第１表面層２２及び第１中間層２３
の主面上には、両者にまたがるようにして第１主罵極２
７が形成されている０第２表面層２６上には、第２主電
極２８が設けられている。
うに設けられたＮ４１１を型の第２中間層２４であるＮ
型半導体層で囲まれている。第２中間層２４には、Ｐ導
電型の第３中間層２５からなるＰ型半導体層が設けられ
半導体基板２０の裏面側を構成している。第３中間層２
５内には、その主面を裏面側に露出するようにしてＮ導
電製の第２表面層２６であるエミツタ層が形成されてい
る。第２表面層２６は、その南部が第１表面層２２及び
＠１中間層２３よりもア１ツレージョンＮ２１側、すな
わち、半導体基板２０の外側に向って延出するようにし
て設けられている。第１表面層２２及び第１中間層２３
の主面上には、両者にまたがるようにして第１主罵極２
７が形成されている０第２表面層２６上には、第２主電
極２８が設けられている。
ここで、第２表面層２６は、その表面側から見ると第３
図中（イ）（ロ）（ハ）に）にて示すように主エミツタ
層（第１中間層２３）及び補助エミッタ層３ノよりも外
側に延出した状態に配置されている。因みに従来の半導
体装置では、この第２表面１−２６に相当するＮエミッ
タＩ−の端部は、第１図及び第２図中破縁Ｘで示す当り
ｔｒｃ存在してい九。
図中（イ）（ロ）（ハ）に）にて示すように主エミツタ
層（第１中間層２３）及び補助エミッタ層３ノよりも外
側に延出した状態に配置されている。因みに従来の半導
体装置では、この第２表面１−２６に相当するＮエミッ
タＩ−の端部は、第１図及び第２図中破縁Ｘで示す当り
ｔｒｃ存在してい九。
このように構成でれた半導体装置３０によれば、第２表
面層２６の端部が第１中間層２３の端部より（外側に延
出した状態で配置されているので、第１図に示す如く、
第３中出１層２５に注入量れたホールは、全て第１表面
層２２と第２表面層２６０重って配置された領域（第３
図中幅りで示す領域）を横切って流れる。その結果、第
２表面層２６からの電子の注入効率を向上させることが
できる。これは鳳■モードにおいては、ケ０−ト感度の
改善は、第１表面層２２からの電子の注入量とそれによ
る第１中間層２３からのホールの注入効率及びホールに
よる第２表面層２６からの電子の注入効率に依存してい
るからである。
面層２６の端部が第１中間層２３の端部より（外側に延
出した状態で配置されているので、第１図に示す如く、
第３中出１層２５に注入量れたホールは、全て第１表面
層２２と第２表面層２６０重って配置された領域（第３
図中幅りで示す領域）を横切って流れる。その結果、第
２表面層２６からの電子の注入効率を向上させることが
できる。これは鳳■モードにおいては、ケ０−ト感度の
改善は、第１表面層２２からの電子の注入量とそれによ
る第１中間層２３からのホールの注入効率及びホールに
よる第２表面層２６からの電子の注入効率に依存してい
るからである。
なお、本発明は、Ｉｅモード（第１主電極２７が正電位
、第２主電極２８が負電位、ゲートが第１主篭極２７に
対して負電位の場合〕の場合にも同様の効果を得ること
ができる。この場合各モードのＩＧＴのバランスをとる
ために第２表面層２６の延出した配置は、第２図６）〜
に）にて示すように分割的に所定のものに設定するのが
望ましい。
、第２主電極２８が負電位、ゲートが第１主篭極２７に
対して負電位の場合〕の場合にも同様の効果を得ること
ができる。この場合各モードのＩＧＴのバランスをとる
ために第２表面層２６の延出した配置は、第２図６）〜
に）にて示すように分割的に所定のものに設定するのが
望ましい。
また、本発明では主電流の流れる領域の面積は従来のも
のに比べて減少していないので、従来と同一のベレット
プイズで高感度なトン１アツクが得られるものである。
のに比べて減少していないので、従来と同一のベレット
プイズで高感度なトン１アツクが得られるものである。
また、実施例では、ブレーナ型のものについて説明した
がメサ型のものにも適用できることは勿論である。
がメサ型のものにも適用できることは勿論である。
以上説明した如く、本発明に係る半導体装置によれば、
素子の主面の／４’ターン配置に左右ちれずに高感度な
１■モード駆動を行うことができるものでおる。
素子の主面の／４’ターン配置に左右ちれずに高感度な
１■モード駆動を行うことができるものでおる。
第１図線、本発明の一実施例の概略構成を示す説明図、
第２図は、同実施例の要部の斜視図、第３図は、同実施
例の要部拡大図、第４図は、従来の半導体装置の概略構
成を示す説明図、第５図（Ａ） （Ｂ） Ｄ ｉ−１、
従来の半導体装置の要部を示す平面図、第６四回の）Ｃ
）は、同要部を拡大して示す説明図、第７図囚■及び第
８四国（２）は、同要部を所定の断面から見て示す説明
図である。 ２０・・・半導体基板、２１・・・アイソレーション領
域、２２ ・ｍｓ １ 表面層１．？ ｓ −・−第１
中ｒａ’ｊ＊、２４・・・第２中間層、２５・・・第
３中間層、２６・・・第２表面層、２７・・・第１主電
極、２８・・・第２主電極、３０・・・半導体装置。 出願人代理人 弁理士 鈴 江 武 彦第７図
第８図 １．事件の表示 特願昭６０−４０５２０号 ２、発明の名称 半導体装置 ３、補正をする者 事件との関係 特許出願人 （３０７）床式会社 東芝 （ほか１名） ４、代理人 ５、自発補正 ７、補正の内容 ＋１） 特許請求の範囲を別紙の通り訂正する。 （２）明細書、第５頁第１４行目〜第１５行目Ｋ「エミ
ツタ層６に達し、エミツタ層６」とあるのｒ、−ｒＮ型
半導体層２に達し、Ｎ型半導体層２」と訂正する。 （３）同、第８頁第４行目Ｋ ｌ１３図（Ａ）（Ｂ）Ｊ
トあるのを「第６図（４）（Ｂ）」と訂正する。 （４）同、第８頁第７行目に［第３図（Ｃ）Ｊとあるの
を「第６図（Ｃ）」と訂正する。 （５）同、第１１頁第１８行目に「第２表面層２６Ｊと
あるのを［第２表面層２６を含む第３中間層２５０表面
」と訂正する。 （６） 同、第１３頁第７行目に「第２図（イ）〜に
）」とあるのを「第３図（イ）〜に）」と訂正する。 （７）図面中筒４図及び第６図（Ｂｌを別添の築４図、
第６図（Ｂｌの通り夫々訂正する。 λ特許請求の範囲 導電型が交互に異なる５層構造を有する半導体基体を構
成する第１導電型の第１表面層と。 該第１表面層に接する第２の導電型の第１中間層と、該
第１中間層の露出部及びｔ４１表面層に接続して設けら
れた第１主電極と、前記第１中に接続して設けられたｒ
−）電極と、前記第２中間層に第３中間層を介して接続
し、かつ、少なくともその一部が前記第１表面層及び前
記第１中間層に重なるように対応して設けられ、かつ、
その端部が前記第１表面層及び前記第１中間層の端部よ
りも外側に延出した第１導電型の第２表面層と、該第２
表面層と前記第３中間層に接続するように形成された第
２主電極とを具備することを特徴とする半導体装置。
第２図は、同実施例の要部の斜視図、第３図は、同実施
例の要部拡大図、第４図は、従来の半導体装置の概略構
成を示す説明図、第５図（Ａ） （Ｂ） Ｄ ｉ−１、
従来の半導体装置の要部を示す平面図、第６四回の）Ｃ
）は、同要部を拡大して示す説明図、第７図囚■及び第
８四国（２）は、同要部を所定の断面から見て示す説明
図である。 ２０・・・半導体基板、２１・・・アイソレーション領
域、２２ ・ｍｓ １ 表面層１．？ ｓ −・−第１
中ｒａ’ｊ＊、２４・・・第２中間層、２５・・・第
３中間層、２６・・・第２表面層、２７・・・第１主電
極、２８・・・第２主電極、３０・・・半導体装置。 出願人代理人 弁理士 鈴 江 武 彦第７図
第８図 １．事件の表示 特願昭６０−４０５２０号 ２、発明の名称 半導体装置 ３、補正をする者 事件との関係 特許出願人 （３０７）床式会社 東芝 （ほか１名） ４、代理人 ５、自発補正 ７、補正の内容 ＋１） 特許請求の範囲を別紙の通り訂正する。 （２）明細書、第５頁第１４行目〜第１５行目Ｋ「エミ
ツタ層６に達し、エミツタ層６」とあるのｒ、−ｒＮ型
半導体層２に達し、Ｎ型半導体層２」と訂正する。 （３）同、第８頁第４行目Ｋ ｌ１３図（Ａ）（Ｂ）Ｊ
トあるのを「第６図（４）（Ｂ）」と訂正する。 （４）同、第８頁第７行目に［第３図（Ｃ）Ｊとあるの
を「第６図（Ｃ）」と訂正する。 （５）同、第１１頁第１８行目に「第２表面層２６Ｊと
あるのを［第２表面層２６を含む第３中間層２５０表面
」と訂正する。 （６） 同、第１３頁第７行目に「第２図（イ）〜に
）」とあるのを「第３図（イ）〜に）」と訂正する。 （７）図面中筒４図及び第６図（Ｂｌを別添の築４図、
第６図（Ｂｌの通り夫々訂正する。 λ特許請求の範囲 導電型が交互に異なる５層構造を有する半導体基体を構
成する第１導電型の第１表面層と。 該第１表面層に接する第２の導電型の第１中間層と、該
第１中間層の露出部及びｔ４１表面層に接続して設けら
れた第１主電極と、前記第１中に接続して設けられたｒ
−）電極と、前記第２中間層に第３中間層を介して接続
し、かつ、少なくともその一部が前記第１表面層及び前
記第１中間層に重なるように対応して設けられ、かつ、
その端部が前記第１表面層及び前記第１中間層の端部よ
りも外側に延出した第１導電型の第２表面層と、該第２
表面層と前記第３中間層に接続するように形成された第
２主電極とを具備することを特徴とする半導体装置。
Claims (1)
- 導電型が交互に異なる５層構造を有する半導体基体を構
成する第１導電型の第１表面層と、該第１表面層に接す
る第２導電型の第１中間層と、該第１中間層の露出部に
接続して設けられた第１主電極と、前記第１中間層に接
する第１導電型の第２中間層と、該第２中間層及び前記
第１中間層の露出面に接続して設けられたゲート電極と
、前記第２中間層に第２中間層を介して接続し、かつ、
少なくともその一部が前記第１表面層及び前記第１中間
層に重なるように対応して設けられ、かつ、その端部が
前記第１表面層及び前記第１中間層の端部よりも外側に
延出した第１導電型の第２表面層と、該第２表面層と前
記第３中間層に接続するように形成された第２主電極と
を具備することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60040520A JP2501316B2 (ja) | 1985-03-01 | 1985-03-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60040520A JP2501316B2 (ja) | 1985-03-01 | 1985-03-01 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61199664A true JPS61199664A (ja) | 1986-09-04 |
| JP2501316B2 JP2501316B2 (ja) | 1996-05-29 |
Family
ID=12582785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60040520A Expired - Lifetime JP2501316B2 (ja) | 1985-03-01 | 1985-03-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2501316B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01307264A (ja) * | 1988-06-06 | 1989-12-12 | Nippon Telegr & Teleph Corp <Ntt> | Ｐｎｐｎサージ防護デバイス |
| JPH0214574A (ja) * | 1988-07-01 | 1990-01-18 | Sanken Electric Co Ltd | 双方向サイリスタ |
| JPH0379077A (ja) * | 1989-08-22 | 1991-04-04 | Sanken Electric Co Ltd | 双方向サイリスタ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57196569A (en) * | 1981-05-27 | 1982-12-02 | Toshiba Corp | Bidirectional thyristor |
| JPS5994869A (ja) * | 1982-11-24 | 1984-05-31 | Toshiba Corp | 光点弧形双方向サイリスタ |
-
1985
- 1985-03-01 JP JP60040520A patent/JP2501316B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57196569A (en) * | 1981-05-27 | 1982-12-02 | Toshiba Corp | Bidirectional thyristor |
| JPS5994869A (ja) * | 1982-11-24 | 1984-05-31 | Toshiba Corp | 光点弧形双方向サイリスタ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01307264A (ja) * | 1988-06-06 | 1989-12-12 | Nippon Telegr & Teleph Corp <Ntt> | Ｐｎｐｎサージ防護デバイス |
| JPH0214574A (ja) * | 1988-07-01 | 1990-01-18 | Sanken Electric Co Ltd | 双方向サイリスタ |
| JPH0379077A (ja) * | 1989-08-22 | 1991-04-04 | Sanken Electric Co Ltd | 双方向サイリスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2501316B2 (ja) | 1996-05-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |