JPS628373A - デイスク・インタフエ−ス回路 - Google Patents
デイスク・インタフエ−ス回路Info
- Publication number
- JPS628373A JPS628373A JP14646785A JP14646785A JPS628373A JP S628373 A JPS628373 A JP S628373A JP 14646785 A JP14646785 A JP 14646785A JP 14646785 A JP14646785 A JP 14646785A JP S628373 A JPS628373 A JP S628373A
- Authority
- JP
- Japan
- Prior art keywords
- parallel
- serial
- data
- main memory
- conversion circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 24
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ディスク装置にセイブされるデータの冗長
度を削減することができるディスク争インタフェース回
路に関するものである。
度を削減することができるディスク争インタフェース回
路に関するものである。
第２図は従来のディスクインタフェース回路を示すブロ
ック図である。同図において、１はメインメモリ、２は
バッファメモリ、３はディスク装置である。この構成に
よるディスク−／タフエース回路はパーソナルコンピュ
ータなどでメインメモリ１に記憶されたプログラムをデ
ィスク装置３にセイブするときには一旦バッファメモリ
２を介して行なわれる。このため、英数字を表現するア
スキーコードは７ビツトであるにもがかわらず、ディス
ク装置３にセイプされるデータは８ビツトであり、その
情報としては冗長性を持っている。
ック図である。同図において、１はメインメモリ、２は
バッファメモリ、３はディスク装置である。この構成に
よるディスク−／タフエース回路はパーソナルコンピュ
ータなどでメインメモリ１に記憶されたプログラムをデ
ィスク装置３にセイブするときには一旦バッファメモリ
２を介して行なわれる。このため、英数字を表現するア
スキーコードは７ビツトであるにもがかわらず、ディス
ク装置３にセイプされるデータは８ビツトであり、その
情報としては冗長性を持っている。
上述した従来のディスクインタフェース回路はバッファ
メモリが設けておるだけなので、７ビツトデータを８ビ
ツトデータとして取扱かわざるを得ないという問題があ
る。
メモリが設けておるだけなので、７ビツトデータを８ビ
ツトデータとして取扱かわざるを得ないという問題があ
る。
この発明に係るディスク・インタフェース回路は、制御
回路によって制御されるＮ個のシリアル／パラレル−パ
ラレル／シリアルの変換回路がメインメモリとバッファ
メモリとの間に接続されるようにしたものである。
回路によって制御されるＮ個のシリアル／パラレル−パ
ラレル／シリアルの変換回路がメインメモリとバッファ
メモリとの間に接続されるようにしたものである。
この発明においては、ディスク装置にセイプされるデー
タの冗長度を削減するととができる。
タの冗長度を削減するととができる。
第１図はこの発明に係るディスク・インタフェース回路
の一実施例を示すブロック図である。同図において、４
ａ〜４ｈはメインメモリ１に８ビツトのデータバスを介
してビットごとにそのパラレルポートに接続されたシリ
アル／パラレル・パラレル／シリアルの変換回路、５は
とのシリアル／パラレル・パラレル／シリアルの変換回
路４ａ〜４ｈの読み出しおよび書き込みを制御する制御
回路でおる。
の一実施例を示すブロック図である。同図において、４
ａ〜４ｈはメインメモリ１に８ビツトのデータバスを介
してビットごとにそのパラレルポートに接続されたシリ
アル／パラレル・パラレル／シリアルの変換回路、５は
とのシリアル／パラレル・パラレル／シリアルの変換回
路４ａ〜４ｈの読み出しおよび書き込みを制御する制御
回路でおる。
なお、上記変換回路４ａ〜４ｈにおいて、変換回路４ａ
は最上位ビットであり、変換回路４ｈは最下位ビットで
ある。
は最上位ビットであり、変換回路４ｈは最下位ビットで
ある。
次に上記構成によるディスク・インタフェース回路の動
作について説明する。まず、メインメモリ１にストアさ
れている英数字だけのデータをディスク装置３へ転送す
る場合、メインメモリ１にストアすれているデータは制
御回路５の制御により変換回路４１〜４ｈに８ビツトの
データが書き込まれる。このとき、変換回路４ａには最
上位ビットのみ書き込まれる。データがアスキーコード
で表現された英数字ばかりであれば最上位ビットは常に
Ｏである。したがって、最上位ビットが書き込まれた変
換回路４ｍを除く他の変換回路４ｂ〜４ｈに書き込まれ
たビット別の８ビツトのデータを各々１ワードとして８
ビツトパラレルに読み出し、バックアメモリ２に書き込
まれる。つまり、メインメモリ１から読み出された８ワ
ードのデータに対して、バックアメモリ２に書き込むデ
ータは７ワードでよいことになる。したがって、１ワ一
ド分の情報が削減されたことになる。
作について説明する。まず、メインメモリ１にストアさ
れている英数字だけのデータをディスク装置３へ転送す
る場合、メインメモリ１にストアすれているデータは制
御回路５の制御により変換回路４１〜４ｈに８ビツトの
データが書き込まれる。このとき、変換回路４ａには最
上位ビットのみ書き込まれる。データがアスキーコード
で表現された英数字ばかりであれば最上位ビットは常に
Ｏである。したがって、最上位ビットが書き込まれた変
換回路４ｍを除く他の変換回路４ｂ〜４ｈに書き込まれ
たビット別の８ビツトのデータを各々１ワードとして８
ビツトパラレルに読み出し、バックアメモリ２に書き込
まれる。つまり、メインメモリ１から読み出された８ワ
ードのデータに対して、バックアメモリ２に書き込むデ
ータは７ワードでよいことになる。したがって、１ワ一
ド分の情報が削減されたことになる。
次に、ディスク装置３にセイブされているデータを読み
出して、メインメモリ１へ転送する場合、変換回路４１
にはあらかじめ０をセットすると共にバックアメモリ２
から７ワードのみ変換回路４ｂ〜４ｈへ書き込む。そし
て、この変換回路４１〜４ｈのシリアルボートから読み
出せば元のデータとなってメインメモリ１へ転送される
。
出して、メインメモリ１へ転送する場合、変換回路４１
にはあらかじめ０をセットすると共にバックアメモリ２
から７ワードのみ変換回路４ｂ〜４ｈへ書き込む。そし
て、この変換回路４１〜４ｈのシリアルボートから読み
出せば元のデータとなってメインメモリ１へ転送される
。
次に、同様に何んらかの処理の結果、メインメモリ１に
下位４ビツトのみ意味があシ、上位４ビツトが常に０で
あるようなデータがストアされている場合、このメイン
メモリ１にストアされているデータは制御回路５０制御
によシ、変換回路４＆〜４ｈのシリアルボートへ８ワー
ド書き込む。
下位４ビツトのみ意味があシ、上位４ビツトが常に０で
あるようなデータがストアされている場合、このメイン
メモリ１にストアされているデータは制御回路５０制御
によシ、変換回路４＆〜４ｈのシリアルボートへ８ワー
ド書き込む。
そして、この変換回路４１〜４ｈのシリアルボートから
４ワードのみ読み出し、バッファメモリ２を介してディ
スク装置３へ転送することができる。
４ワードのみ読み出し、バッファメモリ２を介してディ
スク装置３へ転送することができる。
この場合、ディスク装置３ヘスドアするデータ量は半分
に削減できる。
に削減できる。
なお、同様にして、１ワードのデータ中の特定のビット
が常に０となるようなデータがメインメモリ１にストア
されている場合、その０に表る特定ビットの数やデータ
中での位置に関係なく、ディスク装置３へ書き込むデー
タ量の削減に利用できることはもちろんである。
が常に０となるようなデータがメインメモリ１にストア
されている場合、その０に表る特定ビットの数やデータ
中での位置に関係なく、ディスク装置３へ書き込むデー
タ量の削減に利用できることはもちろんである。
以上詳細に説明したように、この発明に係るディスクイ
ンターフェイス回路によれば、ビットに対応して接続さ
れたＮ個のシリアル／パラレル・パラレル／シリアルの
変換回路とこの変換回路の読み出しおよび書き込みを制
御する制御回路とを備えることにより、ディスク装置に
書き込むデータの冗長度を削減することができるなどの
効果がある。
ンターフェイス回路によれば、ビットに対応して接続さ
れたＮ個のシリアル／パラレル・パラレル／シリアルの
変換回路とこの変換回路の読み出しおよび書き込みを制
御する制御回路とを備えることにより、ディスク装置に
書き込むデータの冗長度を削減することができるなどの
効果がある。
第１図はこの発明に係るディスク拳インターフェイス回
路の一実施例を示すブロック図、第２図は従来のディス
ク・インターフェイス回路を示すブロック図である。 １・・・・メインメモリ、２・・・・バッファメモリ、
３・・・・ディスク装置、４ａ〜４ｈ・・・０シリアル
／パラレルΦパラレル／シリアルの変換回路、５・・・
・制御回路。
路の一実施例を示すブロック図、第２図は従来のディス
ク・インターフェイス回路を示すブロック図である。 １・・・・メインメモリ、２・・・・バッファメモリ、
３・・・・ディスク装置、４ａ〜４ｈ・・・０シリアル
／パラレルΦパラレル／シリアルの変換回路、５・・・
・制御回路。
Claims (1)
- メインメモリのデータバスにビットに対応して接続され
たＮ個のシリアル／パラレル・パラレル／シリアルの変
換回路と、この変換回路のパラレルポートとディスク装
置との間に接続されたバッファメモリと、前記変換回路
の読み出しおよび書き込みを制御する制御回路とを備え
たことを特徴とするディスク・インタフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14646785A JPS628373A (ja) | 1985-07-05 | 1985-07-05 | デイスク・インタフエ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14646785A JPS628373A (ja) | 1985-07-05 | 1985-07-05 | デイスク・インタフエ−ス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS628373A true JPS628373A (ja) | 1987-01-16 |
Family
ID=15408294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14646785A Pending JPS628373A (ja) | 1985-07-05 | 1985-07-05 | デイスク・インタフエ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS628373A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5508967A (en) * | 1993-08-09 | 1996-04-16 | Matsushita Electric Industrial Co., Ltd. | Line memory |
-
1985
- 1985-07-05 JP JP14646785A patent/JPS628373A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5508967A (en) * | 1993-08-09 | 1996-04-16 | Matsushita Electric Industrial Co., Ltd. | Line memory |
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