JPS6120431A - マトリクス変換方式 - Google Patents
マトリクス変換方式Info
- Publication number
- JPS6120431A JPS6120431A JP59141647A JP14164784A JPS6120431A JP S6120431 A JPS6120431 A JP S6120431A JP 59141647 A JP59141647 A JP 59141647A JP 14164784 A JP14164784 A JP 14164784A JP S6120431 A JPS6120431 A JP S6120431A
- Authority
- JP
- Japan
- Prior art keywords
- terminals
- latches
- matrix
- terminal
- data input
- Prior art date
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- Pending
Links
- 239000011159 matrix material Substances 0.000 title claims abstract description 19
- 238000006243 chemical reaction Methods 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 3
- 101000763951 Homo sapiens Mitochondrial import inner membrane translocase subunit Tim8 A Proteins 0.000 abstract 1
- 102100026808 Mitochondrial import inner membrane translocase subunit Tim8 A Human genes 0.000 abstract 1
- 239000000872 buffer Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 2
- 230000009466 transformation Effects 0.000 description 1
Landscapes
- Complex Calculations (AREA)
- Logic Circuits (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野および発明の目的）本発明はマトリ
クス変換方式に関し、各々１ビツトの情報量を持つ項で
構成されるＮ行Ｎ列のマトリクス（行列）の成分に対し
て、任意な変換を行うことを可能とした回路方式を提供
することを目的とするものである。
クス変換方式に関し、各々１ビツトの情報量を持つ項で
構成されるＮ行Ｎ列のマトリクス（行列）の成分に対し
て、任意な変換を行うことを可能とした回路方式を提供
することを目的とするものである。
（発明の構成）
図は本発明の一実施例を示す構成図であや、変換の一例
として転置行列を求めるようにしである。
として転置行列を求めるようにしである。
図において構成を説明すると、Ｄ型フリップフロップの
如きラッチＤＦ、、 （ｉ、 ｊ＝＝＋ｌｔ ２．〜Ｎ
）がＮ行Ｎ列のマトリクスの各要素に対応して設けられ
ており、ラッチＤＦ□ｌ”Ｆ１２Ｐ〜、 ＤＦ、Ｎのデ
ータ入力端子りはともに結線されてデータ入力端子器、
として取り出され、他のラッチについても同様に、ラッ
チＤＦ２．． ＤＦ、、〜、 ＤＦ２Ｎのデータ入力端
子りはデータ入力端子ＤＩ２として、ラッチＤＦＮ、、
ＤＦＮ□、〜、ＤＦＮＮのデータ入力端子りはデータ入
力端子ＤＩＮとして夫々取り出されている。また、ラッ
チＤＦ、、 、 ＤＦ２．、〜．ＤＦＮ、のクロック入
力端子ＣＫは互いに結線されてアンドゲートＧｌの出力
端子に接続され、ラッチＤＦ、２． ＤＦ２２゜〜、
ＤＦＮ２のクロック入力端子ＣＫはアンドゲートＧ２の
出力端子に、ラッチＩＩＦ、Ｎ、 ＤＦ２Ｎ、〜、 Ｄ
ＦＮＮのクロック入力端子ＣＫはアンドゲートＧＮの出
力端子に夫々接続されている。また、アントゲ−）Ｇ、
、Ｇ２．〜．ＧＮの一端には書き込み用アドレスデコー
ダ１の出力端子Ｗ、、Ｗ２．〜．ＷＮが夫々接続され、
他端にはクロック信号ＣＫが共通に与えられている。
如きラッチＤＦ、、 （ｉ、 ｊ＝＝＋ｌｔ ２．〜Ｎ
）がＮ行Ｎ列のマトリクスの各要素に対応して設けられ
ており、ラッチＤＦ□ｌ”Ｆ１２Ｐ〜、 ＤＦ、Ｎのデ
ータ入力端子りはともに結線されてデータ入力端子器、
として取り出され、他のラッチについても同様に、ラッ
チＤＦ２．． ＤＦ、、〜、 ＤＦ２Ｎのデータ入力端
子りはデータ入力端子ＤＩ２として、ラッチＤＦＮ、、
ＤＦＮ□、〜、ＤＦＮＮのデータ入力端子りはデータ入
力端子ＤＩＮとして夫々取り出されている。また、ラッ
チＤＦ、、 、 ＤＦ２．、〜．ＤＦＮ、のクロック入
力端子ＣＫは互いに結線されてアンドゲートＧｌの出力
端子に接続され、ラッチＤＦ、２． ＤＦ２２゜〜、
ＤＦＮ２のクロック入力端子ＣＫはアンドゲートＧ２の
出力端子に、ラッチＩＩＦ、Ｎ、 ＤＦ２Ｎ、〜、 Ｄ
ＦＮＮのクロック入力端子ＣＫはアンドゲートＧＮの出
力端子に夫々接続されている。また、アントゲ−）Ｇ、
、Ｇ２．〜．ＧＮの一端には書き込み用アドレスデコー
ダ１の出力端子Ｗ、、Ｗ２．〜．ＷＮが夫々接続され、
他端にはクロック信号ＣＫが共通に与えられている。
次いで、ラッチＤＦ１．．ＤＦ工２．〜． ＤＦ、、４
の出力端子Ｑは結線部３の端子ｘ、１． Ｘ、２．〜．
Ｘ、Ｎに夫々接続され、ラッチＤＦ２．． ＤＦ２２
．〜． ＤＦ２Ｎの出力端子Ｑは端子Ｘ２１．ｘ２２．
〜．ｘ２、に、ラッチＤＦＮ工、ＤＦＮ２．〜．ＤＦＮ
Ｎの出力端子Ｑは端子ＸＮＩ、ｘＮ２．〜．ｘＮＮに夫
々接続されている。
の出力端子Ｑは結線部３の端子ｘ、１． Ｘ、２．〜．
Ｘ、Ｎに夫々接続され、ラッチＤＦ２．． ＤＦ２２
．〜． ＤＦ２Ｎの出力端子Ｑは端子Ｘ２１．ｘ２２．
〜．ｘ２、に、ラッチＤＦＮ工、ＤＦＮ２．〜．ＤＦＮ
Ｎの出力端子Ｑは端子ＸＮＩ、ｘＮ２．〜．ｘＮＮに夫
々接続されている。
一方、結線部３の端子Ｙ、、、 Ｙ、２．〜．ｙ、。
には読み出し用アドレスデコーダ２の出力Ｒ１でオンす
６．＜ッ、アＢ、、、 Ｂ、２．〜．Ｂ、Ｎの入力端子
が接続され、同様に他の端子についても、端子Ｙ２．．
Ｙ、２．〜．Ｙ２Ｎには読み出し用アドレスデコーダ
２の出力Ｒ２でオンするバッファＢ２１．Ｂ２゜２〜．
Ｂ２Ｎの入力端子が、端子ＹＮ、。
６．＜ッ、アＢ、、、 Ｂ、２．〜．Ｂ、Ｎの入力端子
が接続され、同様に他の端子についても、端子Ｙ２．．
Ｙ、２．〜．Ｙ２Ｎには読み出し用アドレスデコーダ
２の出力Ｒ２でオンするバッファＢ２１．Ｂ２゜２〜．
Ｂ２Ｎの入力端子が、端子ＹＮ、。
ＹＮ□、〜、ＹＮＮには読み出し用アドレスデコーダ２
の出力ＲＮでオンするバッファＢＮｌ、ＢＮ２゜〜、Ｂ
ＮＮの入力端子が夫々接続されている。次いで、バッフ
ァＢ、、、 Ｂ２．、〜． ＢＮ、の出力端子は互いに
結線されてバッファＢ、を介してデータ出力端子Ｄ０１
として取り出され、同様に、バッファＢ８２・Ｂ２２．
〜．ＢＮ２の出力端子はバッファＢ２を介してデータ出
力端子ＤＯ２として、バッファＢ 、Ｎ、 ８２Ｎ、〜
、ＢＮＮの出力端子はバッファＢＮを介してデータ出力
端子ＤｏＮとして取り出されている。
の出力ＲＮでオンするバッファＢＮｌ、ＢＮ２゜〜、Ｂ
ＮＮの入力端子が夫々接続されている。次いで、バッフ
ァＢ、、、 Ｂ２．、〜． ＢＮ、の出力端子は互いに
結線されてバッファＢ、を介してデータ出力端子Ｄ０１
として取り出され、同様に、バッファＢ８２・Ｂ２２．
〜．ＢＮ２の出力端子はバッファＢ２を介してデータ出
力端子ＤＯ２として、バッファＢ 、Ｎ、 ８２Ｎ、〜
、ＢＮＮの出力端子はバッファＢＮを介してデータ出力
端子ＤｏＮとして取り出されている。
なお、結線部３は転置行列を求めるべ”ｘｌＩ＝Ｙ１０
間、ｘｌ ２ 、Ｙｌ ２ ｆ’ｌ、＝ −−、ＸＮＮ
、 ＹＮＮｆｔ４カ夫々結線されている。
間、ｘｌ ２ 、Ｙｌ ２ ｆ’ｌ、＝ −−、ＸＮＮ
、 ＹＮＮｆｔ４カ夫々結線されている。
しかして、
なろ成分を有する行列を変換する場合にあっては、書き
込み用アドレスデコーダ」により列を選択し、その列に
対応する各要素のデータをデータ入力端１旧、、ＤＩ、
、〜、ＤＩＮに印加してクロック信号ＣＸのタイミング
で対応するラッチに各要素を記憶し、その後、読み出し
用アドレスデコーダ２によりバッファを制御して、デー
タ出力端子Ｄｏ、 、 ＤＯ２，〜、 ＤｏＮから信号
を得ればよい。
込み用アドレスデコーダ」により列を選択し、その列に
対応する各要素のデータをデータ入力端１旧、、ＤＩ、
、〜、ＤＩＮに印加してクロック信号ＣＸのタイミング
で対応するラッチに各要素を記憶し、その後、読み出し
用アドレスデコーダ２によりバッファを制御して、デー
タ出力端子Ｄｏ、 、 ＤＯ２，〜、 ＤｏＮから信号
を得ればよい。
そして、データ出力端子ＤＯ，，ＤＯ２，〜、ＤＯＮに
現われる信号を列に対応するものとして扱うことにより
、上記の行列の転置行列 を求めることができる。
現われる信号を列に対応するものとして扱うことにより
、上記の行列の転置行列 を求めることができる。
なお、転置行列を求める場合についてのみ説明したが、
結線部３の結線を適宜に変更することにより、種々の変
換を行わせることができる。
結線部３の結線を適宜に変更することにより、種々の変
換を行わせることができる。
（発明の効果）
以上のように、本発明にあっては、Ｎ行Ｎ列のマトリク
スの各要素に対応してＮＸＮ個のラッチを設け、各ラッ
チに前記マトリクスの各要素を予め記憶すると共に、夫
々ＮＸＮ側の端子からなる第１および第２の端子群を有
し、かつ第１および第２の端子群の各端子間を任意に接
続可能な結線部を介して、前記第１の端子群にデータ出
力端子が接続された各ラッチの出力を読み出すようにし
たので、簡易な構成にして種々の変換が行える効果があ
る。
スの各要素に対応してＮＸＮ個のラッチを設け、各ラッ
チに前記マトリクスの各要素を予め記憶すると共に、夫
々ＮＸＮ側の端子からなる第１および第２の端子群を有
し、かつ第１および第２の端子群の各端子間を任意に接
続可能な結線部を介して、前記第１の端子群にデータ出
力端子が接続された各ラッチの出力を読み出すようにし
たので、簡易な構成にして種々の変換が行える効果があ
る。
図は本発明の一実施例を示す構成図である。
１・・ ・書き込み用アドレスデコーダ、２読み出し用
アドレスデコーダ、３ ・・・結線部、ＤＦ、、、〜’
ＤＦＮｌｌ・ ラッチ、Ｇｌ、〜、Ｇ１、・・ ・
アンドゲート、Ｂｌ、〜Ｊ Ｂ Ｈｚ Ｂ １＋ ’〜
、ＢＮ、。 ・・ バッファ
アドレスデコーダ、３ ・・・結線部、ＤＦ、、、〜’
ＤＦＮｌｌ・ ラッチ、Ｇｌ、〜、Ｇ１、・・ ・
アンドゲート、Ｂｌ、〜Ｊ Ｂ Ｈｚ Ｂ １＋ ’〜
、ＢＮ、。 ・・ バッファ
Claims (1)
- Ｎ行Ｎ列のマトリクスの各要素に対応してＮ×Ｎ個のラ
ッチを設け、各ラッチに前記マトリクスの各要素を予め
記憶すると共に、夫々Ｎ×Ｎ個の端子からなる第１およ
び第２の端子群を有し、かつ第１および第２の端子群の
各端子間を任意に接続可能な結線部を介して、前記第１
の端子群にデータ出力端子が接続された各ラッチの出力
を読み出すことを特徴としたマトリクス変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59141647A JPS6120431A (ja) | 1984-07-09 | 1984-07-09 | マトリクス変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59141647A JPS6120431A (ja) | 1984-07-09 | 1984-07-09 | マトリクス変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6120431A true JPS6120431A (ja) | 1986-01-29 |
Family
ID=15296907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59141647A Pending JPS6120431A (ja) | 1984-07-09 | 1984-07-09 | マトリクス変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6120431A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7150335B2 (en) | 2003-04-24 | 2006-12-19 | Denso Corporation | Front end structure of vehicle |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5526715A (en) * | 1978-08-16 | 1980-02-26 | Kokusai Denshin Denwa Co Ltd <Kdd> | Data string rearrangement unit |
| JPS5651141A (en) * | 1979-10-04 | 1981-05-08 | Mitsubishi Electric Corp | Error control system |
-
1984
- 1984-07-09 JP JP59141647A patent/JPS6120431A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5526715A (en) * | 1978-08-16 | 1980-02-26 | Kokusai Denshin Denwa Co Ltd <Kdd> | Data string rearrangement unit |
| JPS5651141A (en) * | 1979-10-04 | 1981-05-08 | Mitsubishi Electric Corp | Error control system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7150335B2 (en) | 2003-04-24 | 2006-12-19 | Denso Corporation | Front end structure of vehicle |
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