JPS61217817A - デ−タおよびタイミング信号入力回路 - Google Patents
デ−タおよびタイミング信号入力回路Info
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- JPS61217817A JPS61217817A JP60058918A JP5891885A JPS61217817A JP S61217817 A JPS61217817 A JP S61217817A JP 60058918 A JP60058918 A JP 60058918A JP 5891885 A JP5891885 A JP 5891885A JP S61217817 A JPS61217817 A JP S61217817A
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- Japan
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- time
- data
- timing
- timing signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
高速のマスタクロツクによる同期動作を行う同期型のデ
ィジタル処理回路において、データとタイミング信号と
を、低速のクロックによって入力することができるよう
にクロックの変換を行うことによって、ディジタル入力
信号およびタイミング信号に対するセットアツプ時間と
ホールド時間とを緩和し、外部回路に対する制限を緩や
かにする。
ィジタル処理回路において、データとタイミング信号と
を、低速のクロックによって入力することができるよう
にクロックの変換を行うことによって、ディジタル入力
信号およびタイミング信号に対するセットアツプ時間と
ホールド時間とを緩和し、外部回路に対する制限を緩や
かにする。
本発明はデータ信号およびタイミング信号の入力回路に
係り、特に高速のマスタクロックによる同期動作を行う
同期型のディジタル処理回路において、ディジタル入力
信号およびタイミング信号に対するセットアツプ時間（
入力信号が変化してからタイミング信号が変化するまで
の時間）と、ホールド時間（タイミング信号が変化して
から入力信号が変化するまでの時間）とを緩和し、外部
回路に対する制限を緩やかにすることができるデータお
よびタイミング信号入力回路に関するものである。
係り、特に高速のマスタクロックによる同期動作を行う
同期型のディジタル処理回路において、ディジタル入力
信号およびタイミング信号に対するセットアツプ時間（
入力信号が変化してからタイミング信号が変化するまで
の時間）と、ホールド時間（タイミング信号が変化して
から入力信号が変化するまでの時間）とを緩和し、外部
回路に対する制限を緩やかにすることができるデータお
よびタイミング信号入力回路に関するものである。
同期型ディジタル処理回路はディジタル信号処理を行う
上において、多く用いられているものであって、例えば
ＰＣＭ信号とＡＤＰＣＭ （適応ＰＣＭ）信号との相互
の変換等に適用される。このようなディジタル信号入力
によって処理を行って求められる場合が多いが、このた
め入力タイミングを規正するための入力回路の構成が困
難になりやすい。
上において、多く用いられているものであって、例えば
ＰＣＭ信号とＡＤＰＣＭ （適応ＰＣＭ）信号との相互
の変換等に適用される。このようなディジタル信号入力
によって処理を行って求められる場合が多いが、このた
め入力タイミングを規正するための入力回路の構成が困
難になりやすい。
本発明はこのような場合に通用して、ディジタル入力信
号およびタイミング信号に対するセットアツプ時間とホ
ールド時間とを緩和し、外部回路に対する制限を緩やか
にすることを目的とするものである。
号およびタイミング信号に対するセットアツプ時間とホ
ールド時間とを緩和し、外部回路に対する制限を緩やか
にすることを目的とするものである。
第６図は、データおよびタイミングの信号を１に示す同
期型ディジタル処理回路に入力するための外部回路を示
したものである。同図においてタイミング信号は周期的
に変化するデータ信号に対して、ある位相関係をもって
発生する。タイミング回路２はタイミング信号をこれよ
り十分高速のマスタクロックＭＣＫによって打ち直すこ
とによって時間整形されて、クロックＭＣＫに対して位
相関係を調整されたタイミング信号ＡＰＳＹを生じる。
期型ディジタル処理回路に入力するための外部回路を示
したものである。同図においてタイミング信号は周期的
に変化するデータ信号に対して、ある位相関係をもって
発生する。タイミング回路２はタイミング信号をこれよ
り十分高速のマスタクロックＭＣＫによって打ち直すこ
とによって時間整形されて、クロックＭＣＫに対して位
相関係を調整されたタイミング信号ＡＰＳＹを生じる。
またシフトレジスタ３はタイミング回路２の動作に応じ
てその遅延時間を調整されて、クロックＭＣＫに対して
位相関係を調整されたデータ信号ＡＰＩを生じる。
てその遅延時間を調整されて、クロックＭＣＫに対して
位相関係を調整されたデータ信号ＡＰＩを生じる。
ディジタル処理回路１は、これらのデータ信号ＡＰＩ、
タイミング信％ＡＰＳＹ、クロックＭＣＫを加えられて
内部的に所要のディジタル処理を行うが、この際データ
信号、タイミング信号およびマスタクロツクの間におけ
る厳密な同期関係を確保するため、その内部に設けられ
た入力回路によってさらにタイミングの調整を行う。
タイミング信％ＡＰＳＹ、クロックＭＣＫを加えられて
内部的に所要のディジタル処理を行うが、この際データ
信号、タイミング信号およびマスタクロツクの間におけ
る厳密な同期関係を確保するため、その内部に設けられ
た入力回路によってさらにタイミングの調整を行う。
第７図は従来の同期型ディジタル処理回路１の内部にお
けるデータおよびタイミング信号入力回路の一構成例を
示し、４．５はＤタイプフリップフロップ（以下単にＦ
Ｆという）である。また第８図は第７図の回路における
各部信号を示すタイムチャートであって、ＡＰ１．ＡＰ
ＳＹ、ＭＣＫはそれぞれ第６図に示されたデータ信号入
力、タイミング信号入力、マスタクロツクであり、ＰＩ
はタイミングを調整されたデータ信号出力、ＳＹはタイ
ミングを調整されたタイミング信号出力である。
けるデータおよびタイミング信号入力回路の一構成例を
示し、４．５はＤタイプフリップフロップ（以下単にＦ
Ｆという）である。また第８図は第７図の回路における
各部信号を示すタイムチャートであって、ＡＰ１．ＡＰ
ＳＹ、ＭＣＫはそれぞれ第６図に示されたデータ信号入
力、タイミング信号入力、マスタクロツクであり、ＰＩ
はタイミングを調整されたデータ信号出力、ＳＹはタイ
ミングを調整されたタイミング信号出力である。
第７図および第８図においてＦＦ４はそのデータ端子り
に周期的に変化するデータ信号入力ＡＰＩを加えられて
おり、クロック端子ＣＫに加えられているマスタクロツ
タＭＣＫの立ち下がりによってこれを読み込んで、その
Ｑ出力にデータ信号出力Ｐ１を発生する。ＦＦ５はその
データ端子りにタイミング信号入力ＡＰＳＹを加えられ
ており、クロック端子ＣＫに加えられているマスタクロ
ックＭＣＫの立ち下がりによってこれを読み込んで、そ
のＱ出力にタイミング信号出力ＳＹを発生する。
に周期的に変化するデータ信号入力ＡＰＩを加えられて
おり、クロック端子ＣＫに加えられているマスタクロツ
タＭＣＫの立ち下がりによってこれを読み込んで、その
Ｑ出力にデータ信号出力Ｐ１を発生する。ＦＦ５はその
データ端子りにタイミング信号入力ＡＰＳＹを加えられ
ており、クロック端子ＣＫに加えられているマスタクロ
ックＭＣＫの立ち下がりによってこれを読み込んで、そ
のＱ出力にタイミング信号出力ＳＹを発生する。
データ信号出力ＰＩ、タイミング信号出力ＳＹはマスタ
クロツクＭＣＫに対して同期しており、後続の処理回路
において、信号処理の目的に利用される。
クロツクＭＣＫに対して同期しており、後続の処理回路
において、信号処理の目的に利用される。
この場合において、データ信号入力ＡＰＩおよびタイミ
ング信号入力ＡＰＳＹの変化点は、マスタクロツクＭＣ
Ｋの立ち下がりに対して時間的に余裕があることが、安
定な出力信号を得るために必要である。従ってそれぞれ
に対する変化点以前の余裕時間であるホールド時間を第
８図に示すようにｔＨＰ、ｔＨＹとし、変化点以後の余
裕時間であるセットアツプ時間をｔｓｐ、ｔｓｙとする
と、これらホールド時間、セットアツプ時間は十分余裕
があることが必要であるが、マスタクロツクＭＣＫは高
速であるため、実際は余裕をとることが難しい。
ング信号入力ＡＰＳＹの変化点は、マスタクロツクＭＣ
Ｋの立ち下がりに対して時間的に余裕があることが、安
定な出力信号を得るために必要である。従ってそれぞれ
に対する変化点以前の余裕時間であるホールド時間を第
８図に示すようにｔＨＰ、ｔＨＹとし、変化点以後の余
裕時間であるセットアツプ時間をｔｓｐ、ｔｓｙとする
と、これらホールド時間、セットアツプ時間は十分余裕
があることが必要であるが、マスタクロツクＭＣＫは高
速であるため、実際は余裕をとることが難しい。
第９図は、従来の同期型ディジタル処理回路におけるデ
ータおよびタイミング信号入力回路の他の構成例を示し
、６，７，８．９はＤタイプフリップフロップ（以下単
にＦＦという）である。また第１０図は第９図の回路に
おける各部信号を示すタイムチャートであって、ＡＰｌ
、ＡＰＳＹ、ＭＣＫはそれぞれ第６図に示されたデータ
信号入力。
ータおよびタイミング信号入力回路の他の構成例を示し
、６，７，８．９はＤタイプフリップフロップ（以下単
にＦＦという）である。また第１０図は第９図の回路に
おける各部信号を示すタイムチャートであって、ＡＰｌ
、ＡＰＳＹ、ＭＣＫはそれぞれ第６図に示されたデータ
信号入力。
タイミング信号入力、マスタクロツクであり、ＰＣＫは
低速のクロックである。またｐＨ，ＰＩ２はタイミング
を調整されたデータ信号出力、ＳＹｌはタイミングを調
整されたタイミング信号出力ＰＰＣＫはタイミングを調
整された低速クロックである。
低速のクロックである。またｐＨ，ＰＩ２はタイミング
を調整されたデータ信号出力、ＳＹｌはタイミングを調
整されたタイミング信号出力ＰＰＣＫはタイミングを調
整された低速クロックである。
第９図および第１０図においてＦＦ６はそのデータ端子
りに周期的に変化するデータ信号入力ＡＰＩを加えら・
れており、クロック端子ＣＫに加えられている低速クロ
ックＰＣＫの立ち下がりによってこれを読み込んで、そ
のＱ出力にデータ信号出力ｐＨを発生する。ＦＦ７はそ
のデータ端子りにタイミング信号入力ＡＰＳＹを加えら
れており、クロック端子ＣＫに加えられているマスタク
ロツクＭＣＫの立ち下がりによってこれを読み込んで、
そのＱ出力にタイミング信号出力ＳＹＩを発生する。Ｆ
Ｆ８はそのデータ端子りに低速クロックＰＣＫを加えら
れており、クロック端子ＧＫに加えられているマスタク
ロツクＭＣＫの立ち下がりによってこれを読み込んで、
そのＱ出力にクロック出力ＰＰＣＫを発生する。ＦＦ９
はそのデータ端子りにデータ信号出力ＰＩＩを加えられ
ており、クロック端子ＧＫに加えられているタイミング
を調整された低速クロックＰＰＣＫの立ち上がりによっ
てこれを読み込んで、そのＱ出力にデータ信号出力ＰＩ
２を生じる。タイミング信号出力ＳＹ１はマスタクロッ
クＭＣＫに対して同期しており、データ信号出力ＰＩ２
はマスタクロツクＭＣＫに対して同期しているクロック
ＰＰＣＫに対して同期しており、後続の処理回路におい
て、信号処理の目的に利用される。
りに周期的に変化するデータ信号入力ＡＰＩを加えら・
れており、クロック端子ＣＫに加えられている低速クロ
ックＰＣＫの立ち下がりによってこれを読み込んで、そ
のＱ出力にデータ信号出力ｐＨを発生する。ＦＦ７はそ
のデータ端子りにタイミング信号入力ＡＰＳＹを加えら
れており、クロック端子ＣＫに加えられているマスタク
ロツクＭＣＫの立ち下がりによってこれを読み込んで、
そのＱ出力にタイミング信号出力ＳＹＩを発生する。Ｆ
Ｆ８はそのデータ端子りに低速クロックＰＣＫを加えら
れており、クロック端子ＧＫに加えられているマスタク
ロツクＭＣＫの立ち下がりによってこれを読み込んで、
そのＱ出力にクロック出力ＰＰＣＫを発生する。ＦＦ９
はそのデータ端子りにデータ信号出力ＰＩＩを加えられ
ており、クロック端子ＧＫに加えられているタイミング
を調整された低速クロックＰＰＣＫの立ち上がりによっ
てこれを読み込んで、そのＱ出力にデータ信号出力ＰＩ
２を生じる。タイミング信号出力ＳＹ１はマスタクロッ
クＭＣＫに対して同期しており、データ信号出力ＰＩ２
はマスタクロツクＭＣＫに対して同期しているクロック
ＰＰＣＫに対して同期しており、後続の処理回路におい
て、信号処理の目的に利用される。
この場合は、データ信号入力ＡＰＩの変化点はこれを読
み込むクロックＰＣＫが低速であるため、そのホールド
時間ｔ ＨＰ、セットアツプ時間ｔＳＰを長くとること
が可能であり、余裕がある。これに対してタイミング信
号ＡＳＰＹおよび低速クロックＰＣＫはこれを読み込む
クロックＭＣＫが高速であるため、それぞれに対するホ
ールド時間ｔ ＨＹ。
み込むクロックＰＣＫが低速であるため、そのホールド
時間ｔ ＨＰ、セットアツプ時間ｔＳＰを長くとること
が可能であり、余裕がある。これに対してタイミング信
号ＡＳＰＹおよび低速クロックＰＣＫはこれを読み込む
クロックＭＣＫが高速であるため、それぞれに対するホ
ールド時間ｔ ＨＹ。
ｔＨＣおよびセットアツプ時間ｔｓｙ、ｔｓｃに余裕が
ない。
ない。
第７図に示された従来の回路では、データ信号入力ＡＰ
Ｉおよびタイミング信号入力ＡＰＳＹを打ち直すクロッ
クＭＣＫは高速であって、従ってこの場合のセットアツ
プ時間、ホールド時間の確保が困難であり、また第９図
に示された回路ではデータ信号入力ＡＰＩを打ち直すク
ロックは低速であり従ってこの場合のセットアツプ時間
、ホールド時間には余裕があるが、タイミング信号ＡＳ
ＰＹおよび低速クロックＰＣＫを打ち直すクロックは高
速であって、セットアツプ時間、ホールド時間の確保が
困難であるという問題がある。
Ｉおよびタイミング信号入力ＡＰＳＹを打ち直すクロッ
クＭＣＫは高速であって、従ってこの場合のセットアツ
プ時間、ホールド時間の確保が困難であり、また第９図
に示された回路ではデータ信号入力ＡＰＩを打ち直すク
ロックは低速であり従ってこの場合のセットアツプ時間
、ホールド時間には余裕があるが、タイミング信号ＡＳ
ＰＹおよび低速クロックＰＣＫを打ち直すクロックは高
速であって、セットアツプ時間、ホールド時間の確保が
困難であるという問題がある。
上記の問題点を解決するため、本発明のデータおよびタ
イミング信号入力回路では、第１図に示すようにマスタ
クロツク（ＭＣＫ）に基づいて時間整形手段２０により
低速クロックを発生し、この時間整形された低速クロッ
クを用い、時間整形手段３０によってデータ信号入力（
ＡＰＩ）を時間整形するとともに、時間整形手段４０に
よってタイミング信号入力（Ａ Ｐ Ｓ Ｙ）を時間整
形するようにした。
イミング信号入力回路では、第１図に示すようにマスタ
クロツク（ＭＣＫ）に基づいて時間整形手段２０により
低速クロックを発生し、この時間整形された低速クロッ
クを用い、時間整形手段３０によってデータ信号入力（
ＡＰＩ）を時間整形するとともに、時間整形手段４０に
よってタイミング信号入力（Ａ Ｐ Ｓ Ｙ）を時間整
形するようにした。
このように本発明のデータおよびタイミング信号入力回
路では、マスタクロツクに対して時間整形された低速ク
ロックによってデータ信号入力とタイミング信号入力と
を時間整形し、マスタクロツクとともに入力して同期型
ディジタル処理回路において同期処理を行うので、デー
タ信号とタイミング信号とを処理回路に読み込む際のセ
ットアツプ時間とホールド時間とを緩和し、これらの信
号を作成する外部回路に対する制限を緩やかにする。
路では、マスタクロツクに対して時間整形された低速ク
ロックによってデータ信号入力とタイミング信号入力と
を時間整形し、マスタクロツクとともに入力して同期型
ディジタル処理回路において同期処理を行うので、デー
タ信号とタイミング信号とを処理回路に読み込む際のセ
ットアツプ時間とホールド時間とを緩和し、これらの信
号を作成する外部回路に対する制限を緩やかにする。
第２図は本発明の一実施例の構成を示したものである。
同図において１０．１１．１２．１３．１４はＤタイプ
シフトレジスタ（以下単にＦＦという）である。また第
３図は第２図の回路における各部信号を示すタイムチャ
ートであって、ＡＰｌ、ＡＰＳＹ、ＭＣＫはそれぞれ第
５図に示されたと同じデータ信号入力、タイミング信号
入力、マスタクロツクであり、ＰＣＫは低速のクロック
である。またｐＨ，ＰＩ２はタイミングを調整されたデ
ータ信号出力、ＳＹＩ、ＳＹ２はタイミングを調整され
たタイミング信号出力、ＰＰＣＫはタイミングを調整さ
れた低速クロックである。
シフトレジスタ（以下単にＦＦという）である。また第
３図は第２図の回路における各部信号を示すタイムチャ
ートであって、ＡＰｌ、ＡＰＳＹ、ＭＣＫはそれぞれ第
５図に示されたと同じデータ信号入力、タイミング信号
入力、マスタクロツクであり、ＰＣＫは低速のクロック
である。またｐＨ，ＰＩ２はタイミングを調整されたデ
ータ信号出力、ＳＹＩ、ＳＹ２はタイミングを調整され
たタイミング信号出力、ＰＰＣＫはタイミングを調整さ
れた低速クロックである。
第２図および第３図において、ＦＦｌ０はそのデータ端
子りに周期的に変化するデータ信号入力ＡＰＩを加えら
れており、クロック端子ＣＫに加えられている低速クロ
ックＰＣＫの立ち下がりによってこれを読み込んで、そ
のＱ出力に低速データ信号出力ｐＨを発生する。ＦＦＩ
Ｉはそのデータ端子りにタイミング信号入力ＡＰＳＹを
加えられており、クロック端子ＣＫに加えられている低
速クロックＰＣＫの立ち下がりによってこれを読み込ん
で、そのＱ出力にタイミング信号出力ＳＹＩを７発生す
る。ＦＦ１２はそのデータ端子りに低速クロックＰＣＫ
を加えられており、クロック端子ＣＫに加えられている
マスタクロツクＭＣＫの立ち下がりによってこれを読み
込んで、そのＱ出力にマスタクロツクＭＣＫによって時
間整形された低速クロック出力ＰＰＣＫを発生する。Ｆ
Ｆ１３はそのデータ端子りにデータ信号出力ＰＩＩを加
えられており、クロック端子ＧＫに加えられているタイ
ミングを調整された低速クロックＰＰＣＫの立ち上がり
によってこれを読み込んで、そのＱ出力に低速クロック
によって時間整形されたデータ信号出力ＰＩ２を生じる
。ＦＦ１４はそのデータ端子りにタイミング信号出力Ｓ
ＹＩを加えられており、クロック端子ＣＫに加えられて
いるタイミングを調整された低速クロックＰＰＣＫの立
ち上がりによってこれを読み込んで、そのＱ出力に低速
クロックによって時間整形されたタイミング信号出力Ｓ
Ｙ２を生じる。データ信号出力ＰＩ２．タイミング信号
出力ＳＹ２は、マスタクロックＭＣＫに対して同期して
いるクロックＰＰＣＫに対して同期しており、後続の処
理回路において信号処理の目的に利用される。
子りに周期的に変化するデータ信号入力ＡＰＩを加えら
れており、クロック端子ＣＫに加えられている低速クロ
ックＰＣＫの立ち下がりによってこれを読み込んで、そ
のＱ出力に低速データ信号出力ｐＨを発生する。ＦＦＩ
Ｉはそのデータ端子りにタイミング信号入力ＡＰＳＹを
加えられており、クロック端子ＣＫに加えられている低
速クロックＰＣＫの立ち下がりによってこれを読み込ん
で、そのＱ出力にタイミング信号出力ＳＹＩを７発生す
る。ＦＦ１２はそのデータ端子りに低速クロックＰＣＫ
を加えられており、クロック端子ＣＫに加えられている
マスタクロツクＭＣＫの立ち下がりによってこれを読み
込んで、そのＱ出力にマスタクロツクＭＣＫによって時
間整形された低速クロック出力ＰＰＣＫを発生する。Ｆ
Ｆ１３はそのデータ端子りにデータ信号出力ＰＩＩを加
えられており、クロック端子ＧＫに加えられているタイ
ミングを調整された低速クロックＰＰＣＫの立ち上がり
によってこれを読み込んで、そのＱ出力に低速クロック
によって時間整形されたデータ信号出力ＰＩ２を生じる
。ＦＦ１４はそのデータ端子りにタイミング信号出力Ｓ
ＹＩを加えられており、クロック端子ＣＫに加えられて
いるタイミングを調整された低速クロックＰＰＣＫの立
ち上がりによってこれを読み込んで、そのＱ出力に低速
クロックによって時間整形されたタイミング信号出力Ｓ
Ｙ２を生じる。データ信号出力ＰＩ２．タイミング信号
出力ＳＹ２は、マスタクロックＭＣＫに対して同期して
いるクロックＰＰＣＫに対して同期しており、後続の処
理回路において信号処理の目的に利用される。
この場合は、データ信号入力ＡＰ Ｉ、タイミング信号
ＡＰＳＹの変化点はこれを読み込むクロック・ＰＣＫが
低速であるため、そのホールド時間。
ＡＰＳＹの変化点はこれを読み込むクロック・ＰＣＫが
低速であるため、そのホールド時間。
セットアツプ時間を長くとることが可能であり余裕があ
る。
る。
第４図は第２図および第３図に示された実施例における
ホールド時間、セットアツプ時間を示したものである。
ホールド時間、セットアツプ時間を示したものである。
同図においては８Ｍまたは６ＭのマスタクロックＭＣＫ
に対して、低速クロックを２Ｍまたは１．５Ｍとしたと
きの各信号のホールド時間、セットアツプ時間を示し、
低速クロックＰＣＫはマスタクロックＭＣＫによって読
みとられるので、この場合だけはホールド時間ｔＨＣ，
ｔＳＣともに余裕が少ないが、タイミング信号入力ＡＰ
ＳＹおよびデータ信号入力ＡＰＩは低速のクロックＰＣ
Ｋによって読みとられるので、それぞれのホールド時間
ｔ ＨＹ、 ｔ ＨＰ、セットアツプ時間ｔ ｓｙ。
に対して、低速クロックを２Ｍまたは１．５Ｍとしたと
きの各信号のホールド時間、セットアツプ時間を示し、
低速クロックＰＣＫはマスタクロックＭＣＫによって読
みとられるので、この場合だけはホールド時間ｔＨＣ，
ｔＳＣともに余裕が少ないが、タイミング信号入力ＡＰ
ＳＹおよびデータ信号入力ＡＰＩは低速のクロックＰＣ
Ｋによって読みとられるので、それぞれのホールド時間
ｔ ＨＹ、 ｔ ＨＰ、セットアツプ時間ｔ ｓｙ。
ｔＳＰは長くとることができ、十分余裕がある。
第５図は第２図に示された実施例において、データおよ
びタイミングの信号を同期型ディジタル処理回路に入力
するための外部回路の例を示したものであって従来技術
の第６図に対応し、第６図におけると同じ部分を同じ番
号で示しており、１５は分周器である。
びタイミングの信号を同期型ディジタル処理回路に入力
するための外部回路の例を示したものであって従来技術
の第６図に対応し、第６図におけると同じ部分を同じ番
号で示しており、１５は分周器である。
第５図において、分周器１５はマスタクロックＭＣＫを
４分周して低速クロックＰＣＫを発生する。
４分周して低速クロックＰＣＫを発生する。
低速クロックＰＣＫは前述のようにマスタクロツクＭＣ
Ｋに対してホールド時間、セットアツプ時間の条件が厳
しいが、分周器は簡単な構成であって容易に高速動作を
させることができ、従ってホールド時間、セットアツプ
時間の条件を容易に満足させることができる。一方デー
タ信号入力ＡＰ１、タイミング信号入力ＡＰＳＹは低速
クロ・ンクＰＣＫに対してホールド時間、セットアツプ
時間の条件を満たせばよいので、タイミング回路２゜シ
フトレジスタ３に対する動作速度の要求は緩和され、従
ってこれらの回路の構成も容易である。
Ｋに対してホールド時間、セットアツプ時間の条件が厳
しいが、分周器は簡単な構成であって容易に高速動作を
させることができ、従ってホールド時間、セットアツプ
時間の条件を容易に満足させることができる。一方デー
タ信号入力ＡＰ１、タイミング信号入力ＡＰＳＹは低速
クロ・ンクＰＣＫに対してホールド時間、セットアツプ
時間の条件を満たせばよいので、タイミング回路２゜シ
フトレジスタ３に対する動作速度の要求は緩和され、従
ってこれらの回路の構成も容易である。
以上説明したように本発明のデータおよびタイミング信
号入力回路によれば、マスタクロックによって時間整形
された低速クロックによってデータ信号入力とタイミン
グ信号とを時間整形するので、データ信号とタイミング
信号とを処理回路に読み込む際のセットアツプ時間とホ
ールド時間とを緩和し、これらの信号を作成する外部回
路に対する制限を緩やかにすることができる。
号入力回路によれば、マスタクロックによって時間整形
された低速クロックによってデータ信号入力とタイミン
グ信号とを時間整形するので、データ信号とタイミング
信号とを処理回路に読み込む際のセットアツプ時間とホ
ールド時間とを緩和し、これらの信号を作成する外部回
路に対する制限を緩やかにすることができる。
第１図は本発明の原理構成図、
第２図は本発明の一実施例の構成を示す図、第３図は第
２図の回路における各部信号を示すタイムチャート、 第４図は第２図に示された実施例におけるホールド時間
、セットアツプ時間を示す図、第５図は第２図に示され
た実施例における外部回路の例を示す図、 第６図は従来の外部回路を示す図、 第７図は従来のデータおよびタイミング信号入力回路の
一構成例を示す図、 第８図は第７図の回路における各部信号を示すタイムチ
ャート、 第９図は従来のデータおよびタイミング信号入力回路の
他の構成例を示す図、 第１０図は第９図の回路における各部信号を示すタイム
チャートである。 １・−同期型ディジタル処理回路 ２−・タイミング回路 ３・・−シフトレジスタ ４〜１４・−Ｄタイプフリップフロップ（Ｆ Ｆ）１５
−分周器、
２図の回路における各部信号を示すタイムチャート、 第４図は第２図に示された実施例におけるホールド時間
、セットアツプ時間を示す図、第５図は第２図に示され
た実施例における外部回路の例を示す図、 第６図は従来の外部回路を示す図、 第７図は従来のデータおよびタイミング信号入力回路の
一構成例を示す図、 第８図は第７図の回路における各部信号を示すタイムチ
ャート、 第９図は従来のデータおよびタイミング信号入力回路の
他の構成例を示す図、 第１０図は第９図の回路における各部信号を示すタイム
チャートである。 １・−同期型ディジタル処理回路 ２−・タイミング回路 ３・・−シフトレジスタ ４〜１４・−Ｄタイプフリップフロップ（Ｆ Ｆ）１５
−分周器、
Claims (1)
- 【特許請求の範囲】 周期的に繰り返すデータ信号入力と該データ信号の変化
点を示すタイミング信号入力とを高速のマスタクロツク
に同期させて処理を行う同期型デイジタル処理回路にお
いて、 該マスタクロツクに基づいて時間整形されたより低速の
クロツクを発生する時間整形手段２０と、該時間整形さ
れた低速クロツクによつてデータ信号入力を時間整形す
る時間整形手段３０と、該時間整形された低速クロツク
によつてタイミング信号入力を時間整形する時間整形手
段４０とを具え、 該時間整形されたデータ信号入力とタイミング信号入力
および低速クロツクを同期型デイジタル処理回路の入力
として同期処理を行うことを特徴とするデータおよびタ
イミング信号入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60058918A JPS61217817A (ja) | 1985-03-23 | 1985-03-23 | デ−タおよびタイミング信号入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60058918A JPS61217817A (ja) | 1985-03-23 | 1985-03-23 | デ−タおよびタイミング信号入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61217817A true JPS61217817A (ja) | 1986-09-27 |
Family
ID=13098200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60058918A Pending JPS61217817A (ja) | 1985-03-23 | 1985-03-23 | デ−タおよびタイミング信号入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61217817A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5266346A (en) * | 1975-11-29 | 1977-06-01 | Tokyo Electric Co Ltd | Synch. clock control of microcomputer system |
| JPS56140459A (en) * | 1980-04-04 | 1981-11-02 | Hitachi Ltd | Data processing system |
-
1985
- 1985-03-23 JP JP60058918A patent/JPS61217817A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5266346A (en) * | 1975-11-29 | 1977-06-01 | Tokyo Electric Co Ltd | Synch. clock control of microcomputer system |
| JPS56140459A (en) * | 1980-04-04 | 1981-11-02 | Hitachi Ltd | Data processing system |
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