JPS61220476A - ＧａＡｓＭＥＳＦＥＴ及びその製造方法 - Google Patents
ＧａＡｓＭＥＳＦＥＴ及びその製造方法Info
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- JPS61220476A JPS61220476A JP60062338A JP6233885A JPS61220476A JP S61220476 A JPS61220476 A JP S61220476A JP 60062338 A JP60062338 A JP 60062338A JP 6233885 A JP6233885 A JP 6233885A JP S61220476 A JPS61220476 A JP S61220476A
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- JP
- Japan
- Prior art keywords
- layer
- gaas
- resistance
- schottky gate
- resistance gaas
- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/351—Substrate regions of field-effect devices
- H10D62/357—Substrate regions of field-effect devices of FETs
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ＧａＡｓを用いたショットキーゲート型電界
効果トランジスタ及びその製造方法に関する。
効果トランジスタ及びその製造方法に関する。
ＧａＡｓ等の化合物半導体中では、３ｉに比べて電子が
高い移動度と飽和速度をもって走行することができる。
高い移動度と飽和速度をもって走行することができる。
このため、ＧａＡｓを用いたショットキーゲート型電界
効果トランジスタ（ＭＥＳＦＥＴ）は、３ｉを用いたＭ
ＥＳＦＥＴ或いはＭＯＳＦＥＴに比べて高周波特性に優
れ、マイクロ波素子や高速論理素子の分野で重要な地位
を築きつつある。また最近、分子線エピタキシー（ＭＢ
Ｅ）法や有機金属気相成ｆｆｉ （ＭＯＣＶＤ）法等の
結晶成長技術の進歩に伴い、ヘテロ接合を応用した新し
いＭＥＳＦＥＴが開発されている。
効果トランジスタ（ＭＥＳＦＥＴ）は、３ｉを用いたＭ
ＥＳＦＥＴ或いはＭＯＳＦＥＴに比べて高周波特性に優
れ、マイクロ波素子や高速論理素子の分野で重要な地位
を築きつつある。また最近、分子線エピタキシー（ＭＢ
Ｅ）法や有機金属気相成ｆｆｉ （ＭＯＣＶＤ）法等の
結晶成長技術の進歩に伴い、ヘテロ接合を応用した新し
いＭＥＳＦＥＴが開発されている。
この新しい素子では、不純物をドープした電子親和力の
小さい半導体と、実質的に不純物を含まない電子親和力
の大きい半導体で構成されるヘテロ接合界面に生じる２
次元的な電子の蓄積層を導電チャネルとして利用する。
小さい半導体と、実質的に不純物を含まない電子親和力
の大きい半導体で構成されるヘテロ接合界面に生じる２
次元的な電子の蓄積層を導電チャネルとして利用する。
このような
ＭＥＳＦＥＴは、高電子移動度トランジスタ（ＨＥＭＴ
） 、変調ドープＦＥＴ （ＭＯＤＦＥＴ）、選択ドー
プＦＥＴ （ＳＤＦＥＴ＞ 、２次元電子ガスＦＥＴ
（ＴＥＧＦＥＴ）などの名称で呼ばれている。以下これ
らの新しいＭＥＳＦＥＴをＨＥＭＴの名称で代表させる
ことにするが、これらは通常のＭＥＳＦＥＴに比べてよ
り優れた高周波特性が得られるものとして期待されてい
る。
） 、変調ドープＦＥＴ （ＭＯＤＦＥＴ）、選択ドー
プＦＥＴ （ＳＤＦＥＴ＞ 、２次元電子ガスＦＥＴ
（ＴＥＧＦＥＴ）などの名称で呼ばれている。以下これ
らの新しいＭＥＳＦＥＴをＨＥＭＴの名称で代表させる
ことにするが、これらは通常のＭＥＳＦＥＴに比べてよ
り優れた高周波特性が得られるものとして期待されてい
る。
一方、本発明者等の検討によれば、通常のＭＥＳＦＥＴ
は従来の素子構造では必ずしも化合物半導体の持つ特性
を充分に利用しておらず、このため素子特性が制限され
ていた。このことを、以下に詳細に説明する。
は従来の素子構造では必ずしも化合物半導体の持つ特性
を充分に利用しておらず、このため素子特性が制限され
ていた。このことを、以下に詳細に説明する。
第３図は従来のＧａＡｓ−ＭＥＳＦＥＴの基本構成を示
す、２１は半絶縁性ＧａＡｓ基板であり、この上にｎ型
ＧａＡｓ動作チャネル層２２が形成され、この動作チャ
ネル層２２表面にショットキーゲート電極２３が形成さ
れている。２４．２５はソース、ドレインのオーミック
電極である。このようなＭＥＳＦＥＴにおいて、ゲート
長が短くなった場合、ゲート端における電子の走行速度
が飽和することにより電流の飽和が生じる。このような
ＭＥＳＦＥＴの素子特性を示す重要なパラメータである
相互フンダクタンス（Ｑｌ ）は、次式％式％ ここで、２はゲート幅、Ｖｓは電子の飽和速度、εは半
導体の誘電率、Ｗ（Ｖａ）は第３図に示すようにゲート
電圧Ｖａが印加されている時のゲート電極下の空乏層幅
である。論理素子として重要なノーマリオフ型ＭＥＳＦ
ＥＴを考えた場合、動作チャネル層の厚みｄ１不純物濃
度Ｎｏは次式で決められる。
す、２１は半絶縁性ＧａＡｓ基板であり、この上にｎ型
ＧａＡｓ動作チャネル層２２が形成され、この動作チャ
ネル層２２表面にショットキーゲート電極２３が形成さ
れている。２４．２５はソース、ドレインのオーミック
電極である。このようなＭＥＳＦＥＴにおいて、ゲート
長が短くなった場合、ゲート端における電子の走行速度
が飽和することにより電流の飽和が生じる。このような
ＭＥＳＦＥＴの素子特性を示す重要なパラメータである
相互フンダクタンス（Ｑｌ ）は、次式％式％ ここで、２はゲート幅、Ｖｓは電子の飽和速度、εは半
導体の誘電率、Ｗ（Ｖａ）は第３図に示すようにゲート
電圧Ｖａが印加されている時のゲート電極下の空乏層幅
である。論理素子として重要なノーマリオフ型ＭＥＳＦ
ＥＴを考えた場合、動作チャネル層の厚みｄ１不純物濃
度Ｎｏは次式で決められる。
（ｑ／２ε）ＮＤ−ｄｔ−φＢ ・・・（２）但し、
φＢはゲート電極のショットキー障壁の高さ、ｑは電子
電荷の絶対値である。ノーマリオフ型ＭＥＳＦＥＴでＶ
ａ−０７７）場合（７）Ｑｌ ハ、（１）式のＷに（２
）式のｄを代入することで得られる。
φＢはゲート電極のショットキー障壁の高さ、ｑは電子
電荷の絶対値である。ノーマリオフ型ＭＥＳＦＥＴでＶ
ａ−０７７）場合（７）Ｑｌ ハ、（１）式のＷに（２
）式のｄを代入することで得られる。
即ち、
ｇｍ−ｚ−ｖｓ／Ｚｉτフ２＄ａ ・・（３）（３）
式から明らかなように、ｇｌはＮＤの１Ｘ２乗に比例す
る。
式から明らかなように、ｇｌはＮＤの１Ｘ２乗に比例す
る。
第５図は、■８としてＩ Ｘ １０’ ａ／ｓｅａ 、
及び２ Ｘ １０’ ａＡ／ｓｅｃを仮定した場合のｇ
−とＮｏの関係を示している。実線が理論値であり、黒
丸で示しているのは実験的に報告されている結果である
。実験結果はＶｓ −２Ｘ １０’ ａ／ｓｅｃを仮定
した場合によく一致している。
及び２ Ｘ １０’ ａＡ／ｓｅｃを仮定した場合のｇ
−とＮｏの関係を示している。実線が理論値であり、黒
丸で示しているのは実験的に報告されている結果である
。実験結果はＶｓ −２Ｘ １０’ ａ／ｓｅｃを仮定
した場合によく一致している。
第鷺図はＨＥＭＴの基本構成を示すもので、３１は実質
的に不純物を含まない高抵抗ＧａＡｓ層、３２は不純物
がドープされたｎ型 ＡβＧａＡｓ層、３３はショットキーゲート電極であり
、３４．３５はソース、ドレインのオーミック電極であ
る。３６．３７はソース、ドレインの低抵抗層である。
的に不純物を含まない高抵抗ＧａＡｓ層、３２は不純物
がドープされたｎ型 ＡβＧａＡｓ層、３３はショットキーゲート電極であり
、３４．３５はソース、ドレインのオーミック電極であ
る。３６．３７はソース、ドレインの低抵抗層である。
このようなＨＥＭＴについては、Ｑｌは近似的に次式で
与えられる。
与えられる。
ｇｉ −ｚ −ＶＢ −ε／ｄ ・・・（４
）ここで、ｄは第３図に示したようにｎ型ＡｎＧａＡｓ
層３２の厚みである。ノーマリオフ型のＨＥＭＴを考え
、ｇｓとＡｌＧａＡｓ層３２の不純層温２の関係を通常
のＭＥＳＦＥＴと同様に求めると、第５図に破線で示し
たようになる。
）ここで、ｄは第３図に示したようにｎ型ＡｎＧａＡｓ
層３２の厚みである。ノーマリオフ型のＨＥＭＴを考え
、ｇｓとＡｌＧａＡｓ層３２の不純層温２の関係を通常
のＭＥＳＦＥＴと同様に求めると、第５図に破線で示し
たようになる。
第も図には、実験で得られているＨＥＭＴのＱ■を照角
及び白角印で示しである。ＨＥＭＴの場合、Ｖｓ ＝
Ｉ Ｘ １０’ ａ／ｓｅｃを仮定した通常のＭＥＳＦ
ＥＴの直線上或いはそれより小さいＱｌしか得られてい
ない。この理由としては、寄生抵抗の効果、電流の基板
側への回り込み等が考えられる。
及び白角印で示しである。ＨＥＭＴの場合、Ｖｓ ＝
Ｉ Ｘ １０’ ａ／ｓｅｃを仮定した通常のＭＥＳＦ
ＥＴの直線上或いはそれより小さいＱｌしか得られてい
ない。この理由としては、寄生抵抗の効果、電流の基板
側への回り込み等が考えられる。
第５図から明らかなことは、通常の
ＭＥＳＦＥＴのＱｌは、動作チャネル層の不純物濃度を
高くすることにより現状よりはるかに高くすることがで
き、特にＡｆｉＧａＡｓ層を高不純物濃度層としたＨＥ
ＭＴに期待される以上の値に達する、ということである
。モしてＱｌが高いことは、後述するように高周波特性
にとっても重要なことであり、従ってＨＥＭＴの特性を
凌ぐＭＥＳＦＥＴが得られる可能性があることを示して
いる。
高くすることにより現状よりはるかに高くすることがで
き、特にＡｆｉＧａＡｓ層を高不純物濃度層としたＨＥ
ＭＴに期待される以上の値に達する、ということである
。モしてＱｌが高いことは、後述するように高周波特性
にとっても重要なことであり、従ってＨＥＭＴの特性を
凌ぐＭＥＳＦＥＴが得られる可能性があることを示して
いる。
しかしながら通常のＭＥＳＦＥＴで、従来の素子構造の
まま動作チャネル層の不純物濃度を高くしようとすると
、二つの問題が生じる。一つは、素子のしきい値電圧を
適当な値に設定するため動作チャネル層を充分に薄クシ
た場合、動作チャネル層内の電子が拡散により基板側に
しみ出すことである。これにより、実効的に動作チャネ
ル層のキャリア濃度が低下してこれがＱ−を十分大きい
値にする上で障害になる。もう一つは、動作チャネル層
の不純物濃度を高くすると、この上に形成されるショッ
トキーゲート電極の耐圧が低くなり、ゲート電極のリー
ク電流が増大することである。
まま動作チャネル層の不純物濃度を高くしようとすると
、二つの問題が生じる。一つは、素子のしきい値電圧を
適当な値に設定するため動作チャネル層を充分に薄クシ
た場合、動作チャネル層内の電子が拡散により基板側に
しみ出すことである。これにより、実効的に動作チャネ
ル層のキャリア濃度が低下してこれがＱ−を十分大きい
値にする上で障害になる。もう一つは、動作チャネル層
の不純物濃度を高くすると、この上に形成されるショッ
トキーゲート電極の耐圧が低くなり、ゲート電極のリー
ク電流が増大することである。
即ち、高不純物濃度のＧａＡｓ層にショットキーゲート
電極を形成すると、ショットキー効果によってその障壁
の高さが減少することが知られている。この効果によれ
ば、障壁の高さの減少Δφは、Δφ−−Ｔ７Ｉτ
・・・（５）で与えられる。ここでＥはショットキー
電界であり、ＭＥＳＦＥＴにおけるＥの最大値は不純物
濃度Ｎｏに比例して増加する。この障壁の高さの低下は
、ゲートのリーク電流を増加させるとともに、論理素子
においては論理振幅を低下させることになる。
電極を形成すると、ショットキー効果によってその障壁
の高さが減少することが知られている。この効果によれ
ば、障壁の高さの減少Δφは、Δφ−−Ｔ７Ｉτ
・・・（５）で与えられる。ここでＥはショットキー
電界であり、ＭＥＳＦＥＴにおけるＥの最大値は不純物
濃度Ｎｏに比例して増加する。この障壁の高さの低下は
、ゲートのリーク電流を増加させるとともに、論理素子
においては論理振幅を低下させることになる。
本発明は上記した問題を解決して、従来のＭＥＳＦＥＴ
に比べて遥かに優れた性能を示す新しいＧａＡｓ−ＭＥ
ＳＦＥＴの構造及びその製造方法を提供することを目的
とする。
に比べて遥かに優れた性能を示す新しいＧａＡｓ−ＭＥ
ＳＦＥＴの構造及びその製造方法を提供することを目的
とする。
本発明にかかるＧ ａ Ａ ｓ −Ｍ Ｅ Ｓ Ｆ Ｅ
Ｔ Ｇ；ｔ、不純物を高濃度にドープした低抵抗Ｇａ
Ａｓ動作チャネル層を、高抵抗のＡｆｆｉＧａＡｓ層を
バッファ層としてこの上に積層した構造とすることが一
つの特徴である。このような構造として、ＧａＡｓ／Ａ
ｎＧａＡｓへテロ接合に伴う伝導帯上の障壁を利用して
低抵抗ＧａＡｓ動作チャネル層中の電子をその中に閉じ
込める。もう一つの特徴は、低抵抗ＧａＡｓ動作チャネ
ル層上に高抵抗ＧａＡ３表面層を介してショットキーゲ
ート電極を形成して、ショットキー障壁の高さの低下を
防止していることである。後述するように低抵抗ＧａＡ
ｓ動作チャネル層はキャリア濃度ｌＸ１０” ／ｌｘ、
３１Ｘ上とし、高抵抗ＧａＡｓ表面層はキャリア濃度１
Ｘ １０” ／ａｘ３以下とすることが好ましい。
Ｔ Ｇ；ｔ、不純物を高濃度にドープした低抵抗Ｇａ
Ａｓ動作チャネル層を、高抵抗のＡｆｆｉＧａＡｓ層を
バッファ層としてこの上に積層した構造とすることが一
つの特徴である。このような構造として、ＧａＡｓ／Ａ
ｎＧａＡｓへテロ接合に伴う伝導帯上の障壁を利用して
低抵抗ＧａＡｓ動作チャネル層中の電子をその中に閉じ
込める。もう一つの特徴は、低抵抗ＧａＡｓ動作チャネ
ル層上に高抵抗ＧａＡ３表面層を介してショットキーゲ
ート電極を形成して、ショットキー障壁の高さの低下を
防止していることである。後述するように低抵抗ＧａＡ
ｓ動作チャネル層はキャリア濃度ｌＸ１０” ／ｌｘ、
３１Ｘ上とし、高抵抗ＧａＡｓ表面層はキャリア濃度１
Ｘ １０” ／ａｘ３以下とすることが好ましい。
本発明のＭＥＳＦＥＴは、ゲート電極部以外の部分に低
抵抗ＧａＡｓコンタクト層を設けることにより、その特
性を一層向上させることができる。
抵抗ＧａＡｓコンタクト層を設けることにより、その特
性を一層向上させることができる。
よく知られているように、ｎ型ＧａＡｓ層表面には表面
単位に起因する空乏層が形成される。この空乏層はソー
ス、ゲート間の寄生抵抗を大きくし、素子特性を損ねる
。ゲート電極部以外の部分に低抵抗ＧａＡｓコンタクト
層を設けることにより、この寄生抵抗効果を除くことが
できる。
単位に起因する空乏層が形成される。この空乏層はソー
ス、ゲート間の寄生抵抗を大きくし、素子特性を損ねる
。ゲート電極部以外の部分に低抵抗ＧａＡｓコンタクト
層を設けることにより、この寄生抵抗効果を除くことが
できる。
本発明によるＭＥＳＦＥＴの製造方法は、半絶縁性Ｇａ
Ａｓ基板に高抵抗ＡａＧａＡｓ層、低抵抗ＧａＡｓ動作
チャネル層、高抵抗ＧａＡｓ表面層を順次結晶成長させ
、高抵抗ＧａＡｓ表面層上に高耐熱性金属によるショッ
トキーゲート電極を形成した後、ゲート電極部以外の部
分に低抵抗ＧａＡｓコンタクト層を選択成長させるよう
にしたことを特徴とする。この場合結晶成長工程では、
ＡｆｆｉＧａＡｓ層とＧａＡｓ層のへテロ接合界面を急
峻にすること、低抵抗ＧａＡｓ動作チャネル層及び高抵
抗ＧａＡｓ表面層の厚さと不純物濃度を精密に制御する
ことが必要である。このような要求を満たす方法として
、ＭＢＥ法またはＭＯＣＶＤ法が有効である。
Ａｓ基板に高抵抗ＡａＧａＡｓ層、低抵抗ＧａＡｓ動作
チャネル層、高抵抗ＧａＡｓ表面層を順次結晶成長させ
、高抵抗ＧａＡｓ表面層上に高耐熱性金属によるショッ
トキーゲート電極を形成した後、ゲート電極部以外の部
分に低抵抗ＧａＡｓコンタクト層を選択成長させるよう
にしたことを特徴とする。この場合結晶成長工程では、
ＡｆｆｉＧａＡｓ層とＧａＡｓ層のへテロ接合界面を急
峻にすること、低抵抗ＧａＡｓ動作チャネル層及び高抵
抗ＧａＡｓ表面層の厚さと不純物濃度を精密に制御する
ことが必要である。このような要求を満たす方法として
、ＭＢＥ法またはＭＯＣＶＤ法が有効である。
本発明によれば、Ｇ ａ Ａ Ｓ ／ Ａ ４２ Ｇ
ａ Ａ Ｓ へテロ接合を利用して低抵抗ＧａＡｓ動作
チャネル層の高濃度の電子をその中に閉じ込めることが
でき、またゲート電極下に高抵抗ＧａＡｓ表面層を挿入
することにより高いショットキー障壁を維持することが
できるため、良好なゲート特性を保持した高いｇｍをも
つ高性能のＭＥＳＦＥＴを実現することができる。
ａ Ａ Ｓ へテロ接合を利用して低抵抗ＧａＡｓ動作
チャネル層の高濃度の電子をその中に閉じ込めることが
でき、またゲート電極下に高抵抗ＧａＡｓ表面層を挿入
することにより高いショットキー障壁を維持することが
できるため、良好なゲート特性を保持した高いｇｍをも
つ高性能のＭＥＳＦＥＴを実現することができる。
本発明によるＭＥＳＦＥＴは、特に論理素子に利用した
場合に利点を発揮する。素子の高速動作特性を示す一つ
の指標である遮断周波数ｆＴは、ｆｒ−ｇ１／２πＣｇ
ｓ ・・・（６）で与えられるが、Ｑｌと
じて（１）式を用い、ゲート入力容量ＣｇＳが、 Ｃ０）−εしｇ／Ｗ ・・・（７）
であることを考えると、 ｆｔ＝ＺＶｓ／２７（Ｌｇ −（８）となる。
場合に利点を発揮する。素子の高速動作特性を示す一つ
の指標である遮断周波数ｆＴは、ｆｒ−ｇ１／２πＣｇ
ｓ ・・・（６）で与えられるが、Ｑｌと
じて（１）式を用い、ゲート入力容量ＣｇＳが、 Ｃ０）−εしｇ／Ｗ ・・・（７）
であることを考えると、 ｆｔ＝ＺＶｓ／２７（Ｌｇ −（８）となる。
但しＬｇはゲート長である。（８）式から、遮断周波数
ｆＴはＺ／ＬＯの因子を除くと、素子構造に依存しない
ことになる。しかし実際の素子では寄生容量が存在する
結果、ｆＴは（８）式より低下する。この場合、ＣｇＳ
が大きくてもＱｌが大きい方がｆＴの低下は低く抑えら
れる。
ｆＴはＺ／ＬＯの因子を除くと、素子構造に依存しない
ことになる。しかし実際の素子では寄生容量が存在する
結果、ｆＴは（８）式より低下する。この場合、ＣｇＳ
が大きくてもＱｌが大きい方がｆＴの低下は低く抑えら
れる。
論理回路では寄生容量が大きいため高ｇｉを持つ素子が
要望される。この観点から、本発明の素子は論理素子に
適したノーマリオフ型として構成することにより、特に
その利点が充分に生かされることになる。
要望される。この観点から、本発明の素子は論理素子に
適したノーマリオフ型として構成することにより、特に
その利点が充分に生かされることになる。
以上のように本発明のＭＥＳＦＥＴは、１−ＩＥＭＴの
性能を凌ぐ高性能化が期待され、各種論理素子やマイク
ロ波用素子として有望である。
性能を凌ぐ高性能化が期待され、各種論理素子やマイク
ロ波用素子として有望である。
また本発明の方法によれば、ＭＯＣＶＤ法またはＭＢＥ
法を利用して、制御性よく高性能の〜ＩＥＳＦＥＴが実
現できる。特に本発明のＭＥＳＦＥＴは、低抵抗ＧａＡ
ｓ動作チャネル層の表面に高抵抗ＧａＡｓ表面層を設け
るが、この表面層にショットキーゲート電極を形成した
後にゲート電極部以外の部分に低抵抗ＧａＡｓコンタク
ト層を選択成長させる、という工程をとることにより、
寄生抵抗効果の小さいＭＥＳＦＥＴを得ることができる
。
法を利用して、制御性よく高性能の〜ＩＥＳＦＥＴが実
現できる。特に本発明のＭＥＳＦＥＴは、低抵抗ＧａＡ
ｓ動作チャネル層の表面に高抵抗ＧａＡｓ表面層を設け
るが、この表面層にショットキーゲート電極を形成した
後にゲート電極部以外の部分に低抵抗ＧａＡｓコンタク
ト層を選択成長させる、という工程をとることにより、
寄生抵抗効果の小さいＭＥＳＦＥＴを得ることができる
。
以下本発明の詳細な説明する。
第１図は一実施例のＭＥＳＦＥＴ構造を示している。こ
れを製造プロセスに従って説明すると、先ず半絶縁性Ｇ
ａＡｓ基板１１上にバッファ層としての高抵抗ＡｆｌＧ
ａＡｓ層１２、次いで低抵抗ＧａＡｓ動作チャネル層１
３、高抵抗ＧａＡｓ表面層１４を順次ＭＢ２法またはＭ
ＯＣＶＤ法により積層形成する。結晶成長法としてこれ
らの方法を用いるのは、ＡｆｆＧａＡｓｌｌｌ ２とＧ
ａＡｓ動作チ動作チャネル層間３へテロ接合を急峻にす
るため、およびＧａＡｓ動作チ動作チャネル層間３Ａ３
表面層１４の厚みを厳伽に制御するためである。高抵抗
、１２ＧａＡｓ層１２の不純物濃度（キャリア濃度）Ｎ
Ｄｓ、厚さＪ２ｓ及びチャネル１１１３の不純物濃度（
キャリア濃度）Ｎｏ＾、厚さ２ｃは以下の式を満たすよ
うに設計する。
れを製造プロセスに従って説明すると、先ず半絶縁性Ｇ
ａＡｓ基板１１上にバッファ層としての高抵抗ＡｆｌＧ
ａＡｓ層１２、次いで低抵抗ＧａＡｓ動作チャネル層１
３、高抵抗ＧａＡｓ表面層１４を順次ＭＢ２法またはＭ
ＯＣＶＤ法により積層形成する。結晶成長法としてこれ
らの方法を用いるのは、ＡｆｆＧａＡｓｌｌｌ ２とＧ
ａＡｓ動作チ動作チャネル層間３へテロ接合を急峻にす
るため、およびＧａＡｓ動作チ動作チャネル層間３Ａ３
表面層１４の厚みを厳伽に制御するためである。高抵抗
、１２ＧａＡｓ層１２の不純物濃度（キャリア濃度）Ｎ
Ｄｓ、厚さＪ２ｓ及びチャネル１１１３の不純物濃度（
キャリア濃度）Ｎｏ＾、厚さ２ｃは以下の式を満たすよ
うに設計する。
ここでＶＴＲは素子のしきい値電圧、Ｅｃはショットキ
ーゲートの特性が劣化しない範囲の最大表面電界である
。ゲート電圧が零のときのＱｌは、で与えられる。Ｅｃ
の値は５Ｘ１０’ Ｖ／／ＩＩ程度と考えられるので、
この値を用い、ＶＴＨ−ＯＶ、Ｎｏ５−０の場合のＪ２
ｇの最小値、ｊ２ａを最小値に設定した時のｋＯ及びＱ
−を計算すると、下表のようになる。
ーゲートの特性が劣化しない範囲の最大表面電界である
。ゲート電圧が零のときのＱｌは、で与えられる。Ｅｃ
の値は５Ｘ１０’ Ｖ／／ＩＩ程度と考えられるので、
この値を用い、ＶＴＨ−ＯＶ、Ｎｏ５−０の場合のＪ２
ｇの最小値、ｊ２ａを最小値に設定した時のｋＯ及びＱ
−を計算すると、下表のようになる。
Ｎｏｎが１Ｘ１０１日／Ｃ屑３未満では表面高抵抗層が
なくてもショットキー界面電界はＥｃに達（ロ） しない。従って本発明の構造がその効果を真に発揮する
のは、ＮＤｓが１Ｘ１０１”／ｃｍ３以上の場合である
。表面高抵抗層の濃度Ｎｏｓはこの層が表面電界を弱め
るためのものであることを考えると、Ｎｏ＾より充分小
さいことが望ましい。
なくてもショットキー界面電界はＥｃに達（ロ） しない。従って本発明の構造がその効果を真に発揮する
のは、ＮＤｓが１Ｘ１０１”／ｃｍ３以上の場合である
。表面高抵抗層の濃度Ｎｏｓはこの層が表面電界を弱め
るためのものであることを考えると、Ｎｏ＾より充分小
さいことが望ましい。
しかし実際には（９）〜（１１）式を用いて見積もると
、Ｎｏ１１は１Ｘ１０”／ａｇ＋３以下であれば、素子
特性を大きく損ねることはないことが確認できる。
、Ｎｏ１１は１Ｘ１０”／ａｇ＋３以下であれば、素子
特性を大きく損ねることはないことが確認できる。
βＢの値を先の表より大きくすることは可能である。こ
の場合、ゲート特性のマージンは増加するが、Ｑｌが低
下すると共にソース・ゲート間、ゲート・ドレイン間の
寄生抵抗を増加させる虞れがある。ソース、ドレイン電
極下の表面高抵抗層には低抵抗ＧａＡｓ層から電子がし
み出すことを考慮にいれると、λＢの値としては、３０
０人程度以下であればその抵抗値は充分小さく押Ｘられ
る。また、ノーマリオン型素子に対しては、表面電界が
高くなるため、表面高抵抗層、の厚さは先の表に示した
に８より太き（する必要がある。この場合には寄生抵抗
の増加による特性低下と、動作チャネル層の不純物濃度
を高めることによる特性向上のトレードオフを考慮し、
約５００人程度までのβＢを設定するばあいもあり得る
。
の場合、ゲート特性のマージンは増加するが、Ｑｌが低
下すると共にソース・ゲート間、ゲート・ドレイン間の
寄生抵抗を増加させる虞れがある。ソース、ドレイン電
極下の表面高抵抗層には低抵抗ＧａＡｓ層から電子がし
み出すことを考慮にいれると、λＢの値としては、３０
０人程度以下であればその抵抗値は充分小さく押Ｘられ
る。また、ノーマリオン型素子に対しては、表面電界が
高くなるため、表面高抵抗層、の厚さは先の表に示した
に８より太き（する必要がある。この場合には寄生抵抗
の増加による特性低下と、動作チャネル層の不純物濃度
を高めることによる特性向上のトレードオフを考慮し、
約５００人程度までのβＢを設定するばあいもあり得る
。
次に、タングステンまたはタングスタン・シリサイドな
どの高耐熱性金属を用いたショットキーゲート電極１５
を高抵抗ＧａＡｓ表面層１４上に選択的に形成する。次
いで、ＭＢＥ法またはＭＯＣＶＤ法により低抵抗ＧａＡ
ｓコンタクト層１６を形成する。この場合ゲート電極１
５上には単結晶は成長せず、高抵抗ＧａＡｓ多結晶層１
７が形成され、低抵抗ＧａＡｓコンタクト１１６はゲー
ト電極１５の領域以外の部分に選択的に成長する。ゲー
ト電極１５上のＧａＡｓ多結晶層１７は充分高抵抗にな
ることが知られており、ソース。
どの高耐熱性金属を用いたショットキーゲート電極１５
を高抵抗ＧａＡｓ表面層１４上に選択的に形成する。次
いで、ＭＢＥ法またはＭＯＣＶＤ法により低抵抗ＧａＡ
ｓコンタクト層１６を形成する。この場合ゲート電極１
５上には単結晶は成長せず、高抵抗ＧａＡｓ多結晶層１
７が形成され、低抵抗ＧａＡｓコンタクト１１６はゲー
ト電極１５の領域以外の部分に選択的に成長する。ゲー
ト電極１５上のＧａＡｓ多結晶層１７は充分高抵抗にな
ることが知られており、ソース。
ドレイン間の分離は確実に行なわれる。最後に、ＡｕＧ
ｅ系金属によりＧａＡｓコンタクト層１６上にソース電
極１８及びドレイン電極１９を形成し、オーミック接触
を良好にするための熱処理を施すことにより、素子は完
成する。
ｅ系金属によりＧａＡｓコンタクト層１６上にソース電
極１８及びドレイン電極１９を形成し、オーミック接触
を良好にするための熱処理を施すことにより、素子は完
成する。
以上の製造工程で、ＭＢＥ法とＭＯＣＶＤ法を使い分け
ることは有効である。即ち、 ＡｆｆｉＧａＡｓ層１２、ＧａＡｓ動作チ動作チャネル
層上３ＧａＡｓ表面層１４は組成、膜厚の制御ガ容易な
ＭＢＥ法により形成し、ＧａＡｓコンタクト層１６は選
択成長が比較的容易なＭＯＣＶＤ法により形成すること
が好ましい。
ることは有効である。即ち、 ＡｆｆｉＧａＡｓ層１２、ＧａＡｓ動作チ動作チャネル
層上３ＧａＡｓ表面層１４は組成、膜厚の制御ガ容易な
ＭＢＥ法により形成し、ＧａＡｓコンタクト層１６は選
択成長が比較的容易なＭＯＣＶＤ法により形成すること
が好ましい。
この実施例によるＭＥＳＦＥＴは、低抵抗ＧａＡｓ動作
チャネル１Ｉ１１３内の高濃度キャリアである電子がＡ
ＩＧａＡｓ／ＧａＡｓヘテ０口接合により有効に動作チ
ャネル１１１３内に閉じ込められる。この電子閉じ込め
の効果を第２図を用いて説明する。
チャネル１Ｉ１１３内の高濃度キャリアである電子がＡ
ＩＧａＡｓ／ＧａＡｓヘテ０口接合により有効に動作チ
ャネル１１１３内に閉じ込められる。この電子閉じ込め
の効果を第２図を用いて説明する。
第２図においては、Ｇ ａ Ａ ｓ動作チャネル層が、
２Ｘ １０” ／ｃｍ３にドープされ、−５００人から
０人に間に形成されているとしている。図のＡは、この
動作チャネル層が１Ｘ１０”／ｃｍ’にドーピングされ
た高抵抗のｐ型Ａ２゜−３Ｇａ０ｆｆ ＡＳ層上に形成
されている場合であり、上記実施例に対応する。Ｂ、Ｃ
，Ｄ、Ｅは、同様の動作チャネル層がｐ型ＧａＡｓ層上
に形成されている場合で、それぞれｐ型ＧａＡｓ層の濃
度が ｌＸ１０” ’ ／ａｓ３，１Ｘ１０” ／ａｘ３゜１
Ｘ１０１１１／ｃｍ３．１Ｘ１０” ’ ／ｃｍ” （
７）場合である。このように、ＧａＡｓ動作チャネル層
をＡｌＧａＡｓ層上に形成した場合には電子が極めて有
効に動作チャネル層中に閉じ込められるのに対し、Ｇａ
Ａｓ層上に形成した場合には動作チャネル層中の電子分
布に“だれ”を生じ、電子がｐ型ＧａＡｓ層にもしみ出
している。本発明の構造では、先に示したようにＧａＡ
ｓ動作チャネル層の厚さが実用的な許容範囲として数十
人〜３００人となるため、ｐ型ＧａＡｓ層の不純物濃度
を適切に設計して電子のしみ出しを抑制して、例えば第
３図の曲ＩＩＣを選んでも、動作チャネル層中の電子濃
度の減少が素子特性に顕著に影響し、ｇｍの低下を引き
起こす。即ち本発明に従って高抵抗ＡＪ２ＧａＡｓ層を
バッファ層として、この上に低抵抗ＧａＡｓ動作層を形
成することにより始めて高いｇｌを持ったＭＥＳＦＥＴ
が得られることになる。
２Ｘ １０” ／ｃｍ３にドープされ、−５００人から
０人に間に形成されているとしている。図のＡは、この
動作チャネル層が１Ｘ１０”／ｃｍ’にドーピングされ
た高抵抗のｐ型Ａ２゜−３Ｇａ０ｆｆ ＡＳ層上に形成
されている場合であり、上記実施例に対応する。Ｂ、Ｃ
，Ｄ、Ｅは、同様の動作チャネル層がｐ型ＧａＡｓ層上
に形成されている場合で、それぞれｐ型ＧａＡｓ層の濃
度が ｌＸ１０” ’ ／ａｓ３，１Ｘ１０” ／ａｘ３゜１
Ｘ１０１１１／ｃｍ３．１Ｘ１０” ’ ／ｃｍ” （
７）場合である。このように、ＧａＡｓ動作チャネル層
をＡｌＧａＡｓ層上に形成した場合には電子が極めて有
効に動作チャネル層中に閉じ込められるのに対し、Ｇａ
Ａｓ層上に形成した場合には動作チャネル層中の電子分
布に“だれ”を生じ、電子がｐ型ＧａＡｓ層にもしみ出
している。本発明の構造では、先に示したようにＧａＡ
ｓ動作チャネル層の厚さが実用的な許容範囲として数十
人〜３００人となるため、ｐ型ＧａＡｓ層の不純物濃度
を適切に設計して電子のしみ出しを抑制して、例えば第
３図の曲ＩＩＣを選んでも、動作チャネル層中の電子濃
度の減少が素子特性に顕著に影響し、ｇｍの低下を引き
起こす。即ち本発明に従って高抵抗ＡＪ２ＧａＡｓ層を
バッファ層として、この上に低抵抗ＧａＡｓ動作層を形
成することにより始めて高いｇｌを持ったＭＥＳＦＥＴ
が得られることになる。
また上記実施例によれば、動作チャネル層を低抵抗にし
ているにもかかわらず、その上に薄い高抵抗ＧａＡｓ表
面層を介してゲート電極を形成しているため、十分なシ
ョットキー障壁特性が維持される。しかもこの場合、ソ
ース、ドレイン領域には低抵抗ＧａＡｓコンタクト層を
設けることにより、寄生抵抗の増大を効果的に抑制する
ことができている。
ているにもかかわらず、その上に薄い高抵抗ＧａＡｓ表
面層を介してゲート電極を形成しているため、十分なシ
ョットキー障壁特性が維持される。しかもこの場合、ソ
ース、ドレイン領域には低抵抗ＧａＡｓコンタクト層を
設けることにより、寄生抵抗の増大を効果的に抑制する
ことができている。
また上記実施例の方法によれば、ゲート電極１５に自己
整合された形で低抵抗ＧａＡｓコンタクト層１６が形成
され、これによりソース・ゲート間及びドレイン・ゲー
ト間の寄生抵抗を充分に小さいものとすることができる
。しかもこの場合、ゲート電１１１１５上の多結晶Ｇａ
Ａｓ層１７は充分高抵抗であり、これをそのまま残した
としてもソース、ドレイン間のリーク電流の増大を防止
することができる。
整合された形で低抵抗ＧａＡｓコンタクト層１６が形成
され、これによりソース・ゲート間及びドレイン・ゲー
ト間の寄生抵抗を充分に小さいものとすることができる
。しかもこの場合、ゲート電１１１１５上の多結晶Ｇａ
Ａｓ層１７は充分高抵抗であり、これをそのまま残した
としてもソース、ドレイン間のリーク電流の増大を防止
することができる。
なお本発明は上記実施例に限られるものではない。例え
ば実施例では、 ノーマリオフ型ＭＥＳＦＥＴを中心に説明したが、本発
明の構造はノーマリオン型にも同様に適用することがで
きる。その場合、ＧａＡｓ動作チャネル層の不純物濃度
と厚さを最適設計することにより、所望のしきい値とｇ
ｅを得ることができる。
ば実施例では、 ノーマリオフ型ＭＥＳＦＥＴを中心に説明したが、本発
明の構造はノーマリオン型にも同様に適用することがで
きる。その場合、ＧａＡｓ動作チャネル層の不純物濃度
と厚さを最適設計することにより、所望のしきい値とｇ
ｅを得ることができる。
またバッファ層であるＡａＧａＡｓ層の部分をＧａＡｓ
とＡｆｆｉＡＳの超格子構造とすることも可能である。
とＡｆｆｉＡＳの超格子構造とすることも可能である。
この場合にも超格子構造のバッファ層が動作チャネル層
の電子をそのなかに閉じ込める働きをする。また超格子
構造のバッファ層を用いれば、その上に成長させるＧａ
Ａｓ層の膜質を向上させ、素子の信頼性を高めるという
効果も期待できる。
の電子をそのなかに閉じ込める働きをする。また超格子
構造のバッファ層を用いれば、その上に成長させるＧａ
Ａｓ層の膜質を向上させ、素子の信頼性を高めるという
効果も期待できる。
また本発明の構造を得るには、ゲート電極形成前に低抵
抗ＧａＡｓコンタクト層を全面に成長させ、これをエツ
チング工程によりゲート電極形成部のみ除去してリセス
構造を形成し、この部分にゲート電極を形成する、とい
う方法を利用することも可能である。
抗ＧａＡｓコンタクト層を全面に成長させ、これをエツ
チング工程によりゲート電極形成部のみ除去してリセス
構造を形成し、この部分にゲート電極を形成する、とい
う方法を利用することも可能である。
第１図は本発明の一実施例のＭＥＳＦＥＴ構造を示す図
、第２図はＡｊ＆ＧａＡｓ層による電子の閉じ込め効果
を説明するための図、 第３図は従来のＭＥＳＦＥＴの基本構造を示す図、第４
図はＨＥＭＴの基本構造を示す図、第５図はＭＥＳＦＥ
ＴとりＥＭＴの特性を理論値及び実験値により比較して
示す図である。 １１・・・半絶縁性ＧａＡｓ基板、 １２・・・高抵抗／！ＩＦ！ＧａＡｓ層（バッファ層）
、１３・・・低抵抗ＧａＡｓ動作チャネル層、１４・・
・高抵抗ＧａＡｓ表面層、１５・・・ショットキーゲー
ト電極、１６・・・低抵抗ＧａＡｓコンタクト層、１７
・・・ＧａＡｓ多結晶層、１８・・・ソース電極、１９
・・・ドレイン電極。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 診 ｆｌｉｆｌｌＬ （Ａ”） １、事件の表示 ′ −一 昭和６０年３月２７日提出の特許願 ２、発明の名称 ショットキーゲート型電界効果トランジスタ及びその製
造方法 ３、補正をする者 事件との関係 特許出願人 長谷用 文 夫 （ばか１名） ４、代理人 東京都港区虎ノ門１丁目２６番５号 第１７森ビル／ｉ 〒１０５ １１話０３ （５０２）３１８１ （大代表
）（ぞ：（５８４７） 弁理士 鈴 江 武
彦駐７゜補正の内容 （１） 明細書第９頁第５行〜第６行の「不純物濃度Ｎ
ｏに比例して」を 「素子のしきい値電圧を一定にした場合、不純物濃度Ｎ
ｏの１／２乗に比例して」と訂正する。 （２） 同第１４頁第１０行の 「高抵抗／１ＧａＡｓ層１２」を 「高抵抗ＧａＡｓ表面層１４」と訂正する。
、第２図はＡｊ＆ＧａＡｓ層による電子の閉じ込め効果
を説明するための図、 第３図は従来のＭＥＳＦＥＴの基本構造を示す図、第４
図はＨＥＭＴの基本構造を示す図、第５図はＭＥＳＦＥ
ＴとりＥＭＴの特性を理論値及び実験値により比較して
示す図である。 １１・・・半絶縁性ＧａＡｓ基板、 １２・・・高抵抗／！ＩＦ！ＧａＡｓ層（バッファ層）
、１３・・・低抵抗ＧａＡｓ動作チャネル層、１４・・
・高抵抗ＧａＡｓ表面層、１５・・・ショットキーゲー
ト電極、１６・・・低抵抗ＧａＡｓコンタクト層、１７
・・・ＧａＡｓ多結晶層、１８・・・ソース電極、１９
・・・ドレイン電極。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 診 ｆｌｉｆｌｌＬ （Ａ”） １、事件の表示 ′ −一 昭和６０年３月２７日提出の特許願 ２、発明の名称 ショットキーゲート型電界効果トランジスタ及びその製
造方法 ３、補正をする者 事件との関係 特許出願人 長谷用 文 夫 （ばか１名） ４、代理人 東京都港区虎ノ門１丁目２６番５号 第１７森ビル／ｉ 〒１０５ １１話０３ （５０２）３１８１ （大代表
）（ぞ：（５８４７） 弁理士 鈴 江 武
彦駐７゜補正の内容 （１） 明細書第９頁第５行〜第６行の「不純物濃度Ｎ
ｏに比例して」を 「素子のしきい値電圧を一定にした場合、不純物濃度Ｎ
ｏの１／２乗に比例して」と訂正する。 （２） 同第１４頁第１０行の 「高抵抗／１ＧａＡｓ層１２」を 「高抵抗ＧａＡｓ表面層１４」と訂正する。
Claims (7)
- （１）高抵抗ＡｌＧａＡｓ層上に低抵抗 ＧａＡｓ動作チャネル層、高抵抗ＧａＡｓ表面層がこの
順に積層され、前記高抵抗ＧａＡｓ表面層にショットキ
ーゲート電極が形成されていることを特徴とするショッ
トキーゲート型電界効果トランジスタ。 - （２）前記低抵抗ＧａＡｓ動作チャネル層はキャリア濃
度１×１０＾１＾８／ｃｍ＾３以上であり、前記高抵抗
ＧａＡｓ表面層はキャリア濃度 １×１０＾１＾７／ｃｍ＾３以下である特許請求の範囲
第１項記載のショットキーゲート型電界効果トランジス
タ。 - （３）前記ショットキーゲート電極は高耐熱性金属であ
る特許請求の範囲第１項記載のショットキーゲート型電
界効果トランジスタ。 - （４）前記ショットキーゲート電極部以外の前記高抵抗
ＧａＡｓ表面層上に低抵抗ＧａＡｓコンタクト層を有す
る特許請求の範囲第１項記載のショットキーゲート型電
界効果トランジスタ。 - （５）前記低抵抗ＧａＡｓ動作チャネル層は、ゲート電
圧が印加されていない状態で完全空乏化するようにその
キャリア濃度と厚みが設定されている特許請求の範囲第
１項記載のショットキーゲート型電界効果トランジスタ
。 - （６）半絶縁性ＧａＡｓ基板に高抵抗 ＡｌＧａＡｓ層、低抵抗ＧａＡｓ動作チャネル層及び高
抵抗ＧａＡｓ表面層をこの順に結晶成長させる工程と、
前記高抵抗ＧａＡｓ表面層上に高耐熱性金属からなるシ
ョットキーゲート電極を形成する工程と、前記ショット
キーゲート電極部以外の高抵抗ＧａＡｓ表面層上に低抵
抗ＧａＡｓコンタクト層を選択的に成長させる工程とを
備えたことを特徴とするショットキーゲート型電界効果
トランジスタの製造方法。 - （７）前記高抵抗ＡｌＧａＡｓ層、低抵抗 ＧａＡｓ動作チャネル層及び高抵抗ＧａＡｓ表面層は分
子線エピタキシー法により成長させ、前記低抵抗ＧａＡ
ｓコンタクト層は有機金属気相成長法により成長させる
特許請求の範囲第６項記載のショットキーゲート型電界
効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60062338A JPS61220476A (ja) | 1985-03-27 | 1985-03-27 | ＧａＡｓＭＥＳＦＥＴ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60062338A JPS61220476A (ja) | 1985-03-27 | 1985-03-27 | ＧａＡｓＭＥＳＦＥＴ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61220476A true JPS61220476A (ja) | 1986-09-30 |
Family
ID=13197239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60062338A Pending JPS61220476A (ja) | 1985-03-27 | 1985-03-27 | ＧａＡｓＭＥＳＦＥＴ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61220476A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55132074A (en) * | 1979-04-02 | 1980-10-14 | Max Planck Gesellschaft | Hetero semiconductor and method of using same |
| JPS5857752A (ja) * | 1981-09-30 | 1983-04-06 | Nec Corp | 半導体装置の製造方法 |
-
1985
- 1985-03-27 JP JP60062338A patent/JPS61220476A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55132074A (en) * | 1979-04-02 | 1980-10-14 | Max Planck Gesellschaft | Hetero semiconductor and method of using same |
| JPS5857752A (ja) * | 1981-09-30 | 1983-04-06 | Nec Corp | 半導体装置の製造方法 |
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